数电第4版 课件 28同步计数器设计

5.4同步计数器设计1.计数器的规则设计法（1）异步二进制计数器的构成规律通过CP输入端来改变触发器状态。5.4同步计数器设计（2）同步二进制计数器的构成规律通过触发器的J、K输入来改变触发器状态。5.4同步计数器设计（3）N进制计数器的构成规律1110→0→0→0→1通过触发器异步清零端来改变触发器状态。→05.4同步计数器设计总结：在计数器的规则设计法中，实际上使用了触发器不同优先级的输入信号来改变触发器的状态。5.4同步计数器设计

优点：不需要逻辑代数的工具，利用构成规律可以直接画出计数器的逻辑图。讨论：计数器的规则设计法有什么优缺点？缺点：只适用于按照二进制递增或递减的计数器。无法用规则设计法设计5.4同步计数器设计2.同步计数器的通用设计法适用于任意编码、任意进制计数器设计。【例1】用D触发器设计采用格雷码的10进制计数器。分析：为什么要采用格雷码？状态二进制编码计数器格雷码计数器S000000000S100010001S200100011S300110010S401000110S501010111S601101111S701111110S810001100S910011000翻转次数总次数5.4同步计数器设计优点1：采用格雷码可以减少触发器的翻转次数，降低功耗。1042218422210低碳环保，绿色发展5.4同步计数器设计优点2：采用格雷码可以提高数字系统工作的可靠性。5.4同步计数器设计（1）画出状态转换图。步骤5.4同步计数器设计输入输出000000010001001100110010001001100110011101111111111111101110110011001000100000000100××××0101××××1001××××1010××××1011××××1101××××（2）列出状态转换表5.4同步计数器设计（3）通过卡诺图化简得到状态方程5.4同步计数器设计（4）画出逻辑图（用D触发器实现）D0D1D2D35.4同步计数器设计（5）自启动校验思考：上述完整的状态转换图是如何得到的？格雷码计数器完整的状态转换图

6个无效状态在若干个CP脉冲后能够进入有效循环，因此能够自启动。5.4同步计数器设计输入输出0100××××0101××××1001××××1010××××1011××××1101××××100100105.4同步计数器设计（6）计数器的功能仿真仿真结果表明，计数器功能与设计要求相符。5.4同步计数器设计moduleGRAYCOUNT1（CLK,Q）; inputCLK; output[3:0]Q;reg[3:0]CURRENT_STATE;reg[3:0]NEXT_STATE;parameterST0=4'b0000;parameterST1=4'b0001;parameterST2=4'b0011;parameterST3=4'b0010;parameterST4=4'b0110;parameterST5=4'b0111;parameterST6=4'b1111;parameterST7=4'b1110;parameterST8=4'b1100;parameterST9=4'b1000;（7）格雷码计数器的Verilog

代码用Gray码进行状态编码5.4同步计数器设计always@(CURRENT_STATE)begincase(CURRENT_STATE)ST0:NEXT_STATE=ST1;ST1:NEXT_STATE=ST2;ST2:NEXT_STATE=ST3;ST3:NEXT_STATE=ST4;ST4:NEXT_STATE=ST5;ST5:NEXT_STATE=ST6;ST6:NEXT_STATE=ST7;ST7:NEXT_STATE=ST8;ST8:NEXT_STATE=ST9;ST9:NEXT_STATE=ST0;always@(posedgeCLK)beginCURRENT_STATE<=NEXT_STATE;end assignQ=CURRENT_STATE; endmodule“眼中有代码，心中有电路”组合逻辑电路D触发器default:NEXT_STATE=ST0;endcaseend5.4同步计数器设计（2）传统设计法和现代设计