数电第4版 课件 22锁存器

4.1.1基本SR锁存器4.1.2钟控SR锁存器4.1锁存器4.1.3钟控D锁存器1.双稳态电路（BistateElements）问题：由于电路没有输入，无法控制或改变它的状态。电路有两个稳定工作状态：4.1.1基本SR锁存器2.由或非门构成的基本SR锁存器（1）电路结构和逻辑符号

S

、R称为触发脉冲输入端，S为置位（Set）端，R为复位（Reset）端。4.1.1基本SR锁存器（2）输入和输出的关系不变01100000011011SR

00输出不变0110100111004.1.1基本SR锁存器00

对于由或非门构成的基本SR锁存器采用正脉冲触发。例4.1-1：已知输入S

、R波形图，试画出Q、波形图，设SR锁存器的初态为0。不变01100000011011SR

1000010010004.1.1基本SR锁存器QQ例4.1-2已知输入S、R波形图，试画出Q、Q波形图，设SR锁存器的初态为0。称为0态，称为1态，或称为非正常态。4.1.1基本SR锁存器3.由与非门构成的基本SR锁存器（1）电路结构和符号（2）输入输出关系111001

不变000110114.1.1基本SR锁存器4.锁存器的特性表和特性方程

现态（PresentState）：锁存器在接收信号之前所处的状态，用Qn表示；次态（NextState）：锁存器在接收信号之后建立的新的稳定状态，用Qn+1表示。SR

Qn

Qn+1

000001010011100101110111010011

（约束条件）110001101000110××SQn+1RQn1不变01100000011011SR

4.1.1基本SR锁存器5.基本SR锁存器的应用（1）作为存储单元，可存储1位二进制信息。（2）其它功能触发器的基本组成部分。（3）构成单脉冲发生器vO窄脉冲以下电路无法产生单脉冲：

4.1.1基本SR锁存器由基本SR锁存器构成的单脉冲发生电路：每按动开关一次，只输出一个正脉冲。基本SR锁存器4.1.1基本SR锁存器基本SR锁存器的Verilog代码moduleSR_LATCH(Q,NQ,NS,NR);inputNS,NR;outputQ,NQ;nandn1(Q,NS,NQ);nandn2(NQ,NR,Q);endmodule4.1.1基本SR锁存器CP=0：基本SR锁存器输入端均为1，状态保持不变1.电路结构和逻辑符号

基本SR锁存器时钟脉冲CP=1：S、R通过与非门作用于基本SR锁存器4.1.2钟控SR锁存器2.逻辑功能SR

Qn

Qn+1

000001010011100101110111010011

（约束条件）4.1.2钟控SR锁存器3.基本SR锁存器与钟控SR锁存器的区别（a）基本SR锁存器输出波形（b）钟控SR锁存器输出波形

结论：钟控SR锁存器只在CP高电平期间接收输入信号，基本SR锁存器任何时候均能接收输入信号。4.1.2钟控SR锁存器（2）特性表

D

Qn

Qn+1

0001101100111.电路结构及功能（1）特性方程将S=D，R=D（保证了SR=0）代入SR锁存器的特性方程得4.1.3钟控D锁存器4.1.3钟控D锁存器例4.1-4在钟控D锁存器输入如图所示的CP和D波形，试画出输出波形。假设锁存器初始状态为0。“透明”锁存器（TransparentLatch）

4.1.3钟控D锁存器思考：以下电路实现什么功能？建立时间（SetupTime）——tSU数据信号D在时钟信号CP下降沿到来之前应稳定的最小时间

保持时间（HoldTime）——tH数据信号D在时钟信号CP下降沿过去以后应稳定的最小时间时钟信号和锁存器输出之间的延迟时间tp(CQ)

相对于CP信号由低电平变为高电平的时刻，Q的变化将会有一定的延时。输入数据信号和锁存器输出之间的延迟时间tp(DQ)相对于D的变化，Q的变化将会有一定的延时。

2.钟控D锁存器的动态参数4.1.3钟控D锁存器当LE=1时，输出Q跟随输入D变化，当LE=0时，输出Q保持不变当OE=1时，输出高阻态。3.集成三态输出八D锁存器4.1.3钟控D锁存器4.1.3钟控D锁存器moduleDLATCHA(CLK