数字电子技术 课件 第9章 半导体存储器和PLD

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术目录CATALOG第9章半导体存储器和PLD概

述9.29.3半导体存储器PLD9.19.4应用案例延迟符9.1概述分立元件小规模集成电路中规模集成电路大规模集成电路超大规模集成电路数字逻辑器件的发展：SSIMSILSIVLSI逻辑门、触发器、译码器、计数器、寄存器

半导体存储器、可编程

逻辑器件、微控制器、片上系统SOC延迟符9.1概述大规模集成电路半导体存储器可编程逻辑器件微处理器是现代数字系统特别是计算机中的重要组成部分之一。它用于存放二进制信息，主要以半导体器件为基本存储单元，用集成工艺制成。是20世纪70年代发展起来的一种功能特殊的大规模集成电路，一种新型逻辑器件，它做为一种通用集成电路产生，其逻辑功能按照用户对器件编程和设置来确定。20世纪70年代初，随着大规模集成电路(LSI)的出现并开始商品化，已将原来体积很大的中央处理器(CPU)电路集成在一个面积仅为十几平方毫米的半导体芯片上，所以一般也将微处理器称为CPU。1.大规模和超大规模集成电路主要有哪几种？2.可编程逻辑器件有什么优点?

3.什么是EDA

技术？？思考回答9.2半导体存储器延迟符随机存储器RAM(RandomAccessMemory)：又叫随机读/写存储器，可以

读写操作，断电后数据丢失。2)断电后存储的数据随之消失，具有易失性。

RAM特点：

1)可随时读出，也可随时写入数据；优点：读写方便，使用灵活。缺点：掉电丢失信息。

静态RAM(即StaticRAM，简称SRAM)动态

RAM(即DynamicRAM，简称DRAM)9.2半导体存储器RAM的基本结构延迟符CS称为片选信号，低电平有效。

CS=0时，RAM工作；

CS=1时，所有I/O端均为高阻状态，不能进行读/写操作。R/W称为读/写控制信号。

R/W=1时，执行读操作；

R/W=0时，执行写操作。地址译码器是由行和列地址译码器组成的，它将外部给出的地址进行译码。主要由存储矩阵、地址译码器和读/写控制电路三部分组成。9.2半导体存储器延迟符

256×4(256个字，每个字4位)RAM存储矩阵的示意图

如果X0＝Y0＝1，则选中第一个信息单元的4个存储单元，可以对这4个

存储单元进行读出或写入。

静态SRAMT1～T4组成SR锁存器，存储1位二进制数据。Xi、Yj是分别为行、列选择线，分别由行译码器和列译码器输出。T5、T6为门控管，作模拟开关使用，用来控制锁存器与位线接通或断开。当Xi=1时，T5、T6导通，锁存器与位线接通；当Xi=0时，T5、T6截止，锁存器与位线断开。T7、T8是列存储单元共用的控制门，用于控制位线与数据线的接通或断开，由列选择线Yj控制。存储单元能够进行读/写操作的条件：与它相连的行、列选择线均为高电平。9.2半导体存储器

动态DRAM9.2半导体存储器位线B使选中行和该列上的单管动态RAM存储电路受到驱动，从而输出数据。通过“行地址译码器”使某一条行选线X为高电平，则该行上所有基本存储单元中的MOS管T导通。刷新放大器便可读取相应电容上的电压值。可将电容上的电压转换为逻辑“1”或“0”，并控制将其重写到存储电容上。9.2半导体存储器存储矩阵：由存储单元按照矩阵的形式排列组成，存储阵列中若干位二进制数据组成一组，称为一个字，一个字中所含的二进制数的位数称为字长。输出缓冲器：与存储矩阵的输出位线相连，一是提高存储器的带负载能力，以便驱动数据总线。二是可以实现输出状态的三态控制。ROM的基本结构存储输出输出缓冲器存储矩阵地址译码器2n×MM个位线(数据线)2n个字线(选择线)An-1A1A0......W0W1W2n-1DM-1D0D1......三态控制n个地址输入存储容量＝字数×位数＝2n×M地址译码器：对地址输入代码进行译码，生成该地址对应存储单元的控制信号，选通对应的存储单元，将存储单元的数据输出到输出缓冲器。只读存储器ROM(ReadOnlyMemory)：只能进行读操作，不能进行写操作。断电后，数据不丢失。1K＝210＝1024；1M＝220＝1024K；1G＝230＝l024M。9.2半导体存储器ROM的工作原理字线与位线的交叉处有二极管相当存1，无二极管相当存0。字线与位线的交叉处，存储1位二值代码(0或1)叫存储单元。存储单元由二极管、晶体三极管或MOS管构成。9.2半导体存储器字线与位线的交点处有二极管相当存1，无二极管相当存0。存储矩阵有存储单元地址译码器9.2半导体存储器在编程前，存储矩阵中的全部存储单元的熔丝都是连通的，即每个单元存储的都是1。用户可根据需要借助一定的编程工具，将某些存储单元上的熔丝用大电流烧断，该单元存储的内容就变为0，此过程称为编程。熔丝烧断后不能再接上，故PROM只能进行一次编程。熔断丝位线字线存储“1”存储“0”出厂时全部写“1”写“0”：二极管永久击穿写“0”：烧断熔丝。写“1”：不烧断熔丝。

一次编程性只读存储器(PROM)按数据编程方式不同分掩模ROM可编程ROM(ProgrammableROM，简称PROM)光可擦可编程PROM(ErasablePROM，简称EPROM)电可擦除可编程EPROM

(ElectricallyEPROM，简称E2PROM)快闪存储器(FlashMemory)，简称闪存编程的数据可电擦除，用户可以多次改写存储的数据。使用方便。其存储数据在制造时确定，用户不能改变。用于批量大的产品。其存储数据由用户编程。但只能写一次。编程的数据可用紫外线擦除，用户可以多次改写存储的数据。

具有EPROM的结构简单、编程可靠的优点，又具有E2PROM的在电路中电擦除特性，集成度高。ROM的分类3.

ROM的应用用ROM实现以下逻辑函数[例

9-1]Y1=

m(2,3,4,5,8,9,14,15）Y2=

m(6,7,10,11,14,15）Y3=

m(0,3,6,9,12,15）Y4=

m(7,11,13,14,15）A1B1C1D1m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15Y2Y3Y4Y1地址译码器编码器用可编程ROM实现组合逻辑函数【例9-2】试用可编程ROM实现下列逻辑函数解：(1)将函数化为标准与—或式。(2)画阵列图

A1B1C1m0m1m2m3m4m5m6m7Y1Y23．ROM的应用与Y1

相应的存储单元中，字线m1、m4、m5、m6

对应的存储单元应为1，画

；与Y2

相应的存储单元中，字线m3、m5、m6、m7

对应的存储单元应为1，画

。【例9-3】试用ROM实现两个两位二进制数的乘法运算。解：(1)设这两个乘数为A1A0和B1B0，积为L3L2L1L0，列出乘法表。0000000100100011010001010110011110001001101010111100110111101111A1A0B1B0L3L2L1L000000000000000000000000100100011000000100100011000000011011010012位二进制数的乘法表(2)画出实现两位二进制数乘法的简化阵列图。延迟符RAM与ROM的比较相同处★

都含有地址译码器和存储矩阵★

寻址原理相同

相异处★

ROM的存储矩阵是或阵列，是组合逻辑电路。

ROM工作时只能读出不能写入。掉电后数据

不会丢失。★

RAM的存储矩阵由触发器或动态存储单元构

成，是时序逻辑电路。RAM工作时能读出，

也能写入。读或写由读/写控制电路进行控制。

RAM掉电后数据将丢失。9.2半导体存储器9.2半导体存储器

位扩展（字长扩展）

当RAM芯片的容量不能满足要求时，用几片RAM芯片组合起来，形成所需容量的存储器。一片RAM字数够用而位数不够时的容量扩展。所需芯片数量=总存储容量单片存储容量

接法：将各RAM芯片的地址线、读写控制线、片选线分别对应并联，

输入/输出线并行排列。存储器的容量扩展9.2半导体存储器将地址线、读／写线和片选线对应地并联在一起输入／输出（I/O）分开使用作为字的各个位线用8片1024(1K)×1的RAM可构成1024×8的RAM的电路如图所示。

位扩展（字长扩展）

9.2半导体存储器

字扩展（字数扩展）

一片RAM位数够用而字数不够时的容量扩展。所需芯片数量=总存储容量单片存储容量增加的地址变量数=扩展后总的地址变量数－单片的地址变量数增加的地址变量作为总地址变量中的高位地址变量，控制各存储芯片依次轮流工作。

接法：(1)以增加的地址变量控制各存储芯片的

端(2)将各片的低位地址线、读写线、输入/输出线分别并联。9.2半导体存储器

字扩展（字数扩展）

输入／输出（I/O）线并联要增加的地址线A8～A9与译码器的输入相连，译码器的输出分别接至4片RAM的片选控制端用256×8位的RAM组成一个1024×8位的RAM。9.2半导体存储器[例9-4]用1024×4位的RAM组成一个2048×4位的RAM。[解]

所需芯片的数量=2048×4位1024×4位=2片(1)计算所需RAM芯片数(2)扩展后RAM的容量为2048×4位，因211=2048，有11位地址A0~A10

；

单片RAM的容量为1024×4位，因210=1024，有10位地址A0~A9

。扩展时需增加一个高位地址A10。控制真值表A10010110各RAM芯片的片选表达式为：附加一个非门连接2个芯片的片选端，

将2个芯片的地址线、读/写控制线、输入/输出线分别并联。9.2半导体存储器I/O3I/O2I/O1I/O0A10……A9A1A0

1.说出PROM、EPROM、E2PROM、FlashMemory只读存储器各自的特点。检验学习结果3.DRAM为什么需要经常刷新？4.在什么情况下需要扩展内存？扩展内存需要注意哪些问题？

2.ROM和RAM有什么相同和不同之处？它们各适用于哪些场合？

可编程逻辑器件(PLD)：是20世纪70年代诞生的一种逻辑器件，其特点是器件的逻辑结构和功能可由用户编程决定。可编程逻辑器件的分类低密度可编程逻辑器件(LDPLD)高密度可编程逻辑器件(HDPLD)可编程逻辑器件(PLD)PROMPLAPALGALEPLDCPLDFPGA9.3可编程逻辑器件PLD9.3可编程逻辑器件PLD01缩短设计周期降低设计风险06可以加密和重新编程05降低系统成本03增强逻辑设计的灵活性04简化系统设计提高系统速度02

减少系统的硬件规模20世纪70年代初20世纪70年代末20世纪80年代初20世纪80年代中期20世纪80年代末可编程只读存储器(PROM)和现场可编程逻辑阵列(PLA)的出现，标志着PLD的诞生。

AMD公司对PLA进行了改进，推出了PAL。Lattice公司在PAL的基础上，又发展了一种通用阵列逻辑GAL。Lattice和Xilinx公司分别推出了CPLD和FPGA。Altera公司推出了EPLD器件。可

编

程

逻

辑

器

件的发展9.3可编程逻辑器件PLD20世纪90年代后可编程逻辑器件的规模超过了百万逻辑门，并且出现了片上系统。9.3可编程逻辑器件PLD输入电路：输入电路由输入缓冲器构成，增强输入信号的驱动能力，为与阵列提供互补的

原变量和反变量。与

阵

列：与阵列由若干与门组成。其作用是选择输入信号，并进行与操作，生成乘积项。输出电路：一般含有三态门，可通过三态门控制数据直接输出或反馈到输入端，从而实现组合

逻辑电路或时序逻辑电路，或

阵

列：或阵列由若干或门组成。其作用是选择乘积项，并进行或操作，生成与或表达式。PLD的基本结构(1)中大规模集成电路中门电路的简化画法固定连接，不可编程可编程连接，可以通过编程将其断开不连接，断开

9.3可编程逻辑器件PLD

PLD的表示法

ABDY&ABCY≥1ABDC与门BACD或门AY=AY=AAZ=AY=AAYA1A1YA1YZ(2)缓冲器同相输出反相输出互补输出

低密度可编程逻辑器件的集成密度小于每片1000个等效门，它主要包括PROM、PLA、PAL、GAL四种。低密度可编程逻辑器件

1．可编程只读存储器(PROM)与阵列固定，或阵列可编程(PROM)2．可编程逻辑阵列(PLA）与阵列、或阵列均可编程(PLA)由PLA实现的函数式是最简“与-或”表达式:1)PLA有一个与阵列构成的地址译码器，是一个

非完全译码器；2)PLA中存储信息是经过化简、压缩后装入的；3)PLA中，与阵列编程产生变量最少的与项，

或阵列编程完成相应最简与项之间的或运算

并产生输出。节省了与项线数，提高了芯片

面积有效利用率，工作速度快，节省硬件，

有极大的灵活性，然而这种结构编程困难，

且造价昂贵。[例9-5]试用PLA产生一组逻辑函数。解：(1)由于PLA的“与”阵列和“或”阵列均可编程。因此，需将Y0~Y2的“与或”逻辑函数式化简，然后分别对其“与”阵列和“或”阵列进行编程。1A1B1C1DY0Y1Y2可编程“与”阵列可编程“或”阵列用PLA实现逻辑函数的基本原理是基于函数的最简与或表达式。(2)画出化简后的PLA阵列图，与PROM

阵列的编程相比PLA的编程简捷得多。化简3．可编程阵列逻辑(PAL)与阵列可编程，或阵列固定。

4．通用阵列逻辑(GAL)

通用阵列逻辑GAL器件的基本结构与PAL相同，与阵列可编程，或阵列固定。但它和PAL不同在于GAL器件的输出端设置了可编程的输出逻辑宏单元OLMC，通过编程可以将OLMC设置成不同的输出方式。另外它采用了E2PROM工艺制作，可以用电信号擦除并反复编程上百次。这样GAL取代了大部分PAL器件。ABC××××××××××××××××××××××××××××××××××××OLMCOLMCOLMC与阵列或阵列输出逻辑宏单元高密度可编程逻辑器件

高密度可编程逻辑器件的集成密度大于每片1000个等效门，它主要包括EPLD、CPLD和FPGA三种。

1．可擦除可编程逻辑器件(EPLD)20世纪80年代中期由Altera公司推出第一代高密度PLD产品，采用CMOS工艺制作，其集成度比PAL、GAL高得多，达到1万门以上。EPLD可看作高集成度的GAL，与GAL相比，大量增加了OLMC的数目，并且增加了对OLMC中寄存器的异步复位和异步置位功能，因此使用更灵活，不仅可靠性更高，可以改写，而且集成度更高，造价更便宜，缺点是内部互连性较差，FPGA出现后它曾受到冲击，直到CPLD出现后才有所改变。2．复杂可编程逻辑器件(CPLD)CPLD是在EPLD基础上发展起来的器件。与EPLD相比，它增加了内部连线