射频通信全链路系统设计 课件 第6章 射频通信时钟系统设计

射频通信全链路系统设计马文建等编著机械工业出版社第6章射频通信时钟系统设计第6章射频通信时钟系统设计学习目标了解时钟同步的概念、技术原理(包括GNSS同步、SyncE同步、PTP同步和空口同步)以及相关应用挑战。理解时钟抖动与相位噪声的指标定义，掌握两者之间的转换关系。熟悉各类时钟接口(包括LVDS、LVPECL和CML)，能对各接口之间的对接进行匹配。掌握时钟架构设计方案，能根据特定需求对发射EVM、接收倒异混频、转换器参考时钟、SerDes参考时钟和时钟电源进行预算和分析。知识框架6.1时钟同步6.1.1指标定义6.1.2需求分析6.1.3技术原理6.1.4应用挑战6.2时钟抖动与相位噪声6.2.1指标定义6.2.2关系转换6.3时钟接口6.3.1LVDS6.3.2LVPECL6.3.3CML6.3.4接口对比6.3.5匹配方法6.4时钟设计6.4.1时钟架构6.4.2需求分析6.4.3设计分解6.1时钟同步同步是所有无线网络正常工作的基础，收发设备之间只有达到了一定的时钟同步关系，才能将接收到的数据进行正确采样和恢复。以移动通信TDD双工模式为例，时间是用来区分上下行的，各基站设备之间需要保持严格的“步调”一致。如下图所示，如果相邻基站没有采用相同的时间基准，一个正在下行发射，另一个却在上行接收，则发射基站的信号会进入接收基站，产生强烈干扰，导致系统无法运转。基站间不同步产生的互干扰6.1时钟同步时钟同步包括频率同步和时间(相位)同步两个方面。其中，频率同步是通过频率比对将分布在不同地方的频率源的频率值调整到一定的准确度或一定的符合度，即信号间的变化频率相同，相位差保持恒定；相位同步通过时刻比对将分布在不同地方的钟时刻值调整到一定的准确度或一定的符合度，即要求信号间的时钟有效沿(上升沿或下降沿)同步。CLKB和CLKC频率同步，相位差恒定。而CLKA和CLKB虽然频率不同步，但CLKA的时钟上升沿始终与CLKB的时钟上升沿对齐，即两个时钟相位同步。6.1.1指标定义频率同步和相位同步示意频率同步的指标一般使用频率稳定度来衡量，其单位是。它表示在一个特定中心频率下，允许偏差的值，该值越小则同步精度越高。时间同步指标是一个绝对值，即时间的绝对偏差，一般以ns和μs为单位6.1时钟同步不同通信业务对时钟同步的要求不同。以移动通信基站为例，总的来看，使用FDD双工模式的技术，比如2G中的GSM、3G中的WCDMA、4G中的WiMaxFDD和LTEFDD都只需要频率同步，精度为±0.05ppm；而使用TDD双工模式的技术，比如3G中的TD-SCDMA、4G中的LTETDD等，则需要更为严格的相位同步，精度一般为±1.5us。CDMA2000则属于一个特例，其虽然采用FDD双工模式，但其长短码都是m序列，不用的m序列需要通过相位来区分，因此需要严格的相位同步。6.1.2需求分析不同制式基站对时钟同步的要求6.1时钟同步对于5GNR来说，时钟同步指标相对比较复杂，其基本业务的同步指标需求与4GLTE几乎相同，但对于一些站间协同增强技术，使同一用户的通信数据可以通过不同的基站收发，在重叠覆盖区域合并多个信号，从而有效提升业务带宽。MIMO和发射分集技术的时间偏差要求为65ns，对于带内连续载波聚合(CA)，Sub6G低频基站时间偏差要求为260ns，Above6G高频基站时间偏差要求为130ns。不同基站之间的信号时差必须保持更为严格的同步精度，否则无法合并。6.1.2需求分析5G网络不同类型的协同增强技术对时钟同步需求除了基站同步需求，5G网络支撑的多种垂直行业可能需要更高精度的同步要求。从目前阶段的研究中，可以看到高精度定位业务、车联网、智能制造等应用对于时间同步的需求将达到10ns量级。6.1时钟同步当前应用较为广泛的同步技术包括GNSS同步、SyncE同步、PTP同步和空口同步。6.1.3技术原理GNSS同步(1)同步原理每颗GNSS卫星上均配备有原子钟，从而使得发送的卫星信号中包含有精确的时间信息。通过专用星卡或GNSS授时模组对这些信号加以解码，即可快速将设备与卫星实现时间同步。4颗卫星到达地面基站的距离可表示为GNSS定位和授时原理示意6.1时钟同步6.1.3技术原理GNSS同步(1)同步原理根据上述对GNSS时钟同步原理的介绍，可以看出，其同步精度主要受以下几方面的限制：各卫星上原子钟的频率准确度、漂移率和稳定度等指标。相比GPS、Glonass和Galileo，BDS还需要在综合性能方面做进一步研究和提升。地面接收设备对卫星信号的解算能力。当前生产GNSS授时模组的厂商主要包括U-blox、高通、联发科、和芯星通、北斗星通等。国内尚处于起步发展阶段，需要加大研究力度，奋力追赶超越。地面接收设备的所处环境，包括天气、遮挡等。恶劣环境导致的衰减、多径等影响因素会降低接收信噪比，增大方程的解算误差。因此，在GNSS天线布放时，尽可能放在无遮挡的环境下，增加接收到的卫星数，提高解算精度。6.1时钟同步6.1.3技术原理GNSS同步(1)同步原理GNSS接收机通过对卫星信号的变频解调等信号处理，在本地恢复出原始时间，输出1PPS(秒脉冲)信号和串口报文信息。输出1PPS信号的上升沿为时间同步点，可实现ns级同步精度。GNSS同步1PPS和串行数据时序6.1时钟同步6.1.3技术原理GNSS同步(2)应用实现GNSS接收机产生的1PPS标准时频信号与本地OCXO时钟锁相环分频产生的1PPS信号进行鉴频鉴相，得到两个1PPS信号的相位偏移量，实现时间同步。同时根据鉴频鉴相结果进行卡尔曼滤波、PID调整等数据处理，调整OCXO压控电压实现频率同步。典型GNSS同步校正原理典型GNSS模组接收电路6.1时钟同步6.1.3技术原理SyncE同步同步以太网技术，是一种采用以太网链路码流恢复时钟频率的技术。在以太网源端使用高精度时钟，利用现有的以太网物理层接口PHY发送数据，在接收端通过CDR恢复并提取该时钟频率，保持高精度时钟性能。在进行时钟同步时，系统会首先选择最优时钟，假设外接时钟源1比外接时钟源2更可靠，当选为最优时钟，则Device1和Device2均同步外接时钟源1的频率。SyncE时钟同步原理示意6.1时钟同步6.1.3技术原理SyncE同步时钟恢复电路一般采用数字PLL的方式实现。输入的“时钟+数据”数字信号和PLL的VCO进行鉴相比较，闭环调整VCO的输出时钟频率，使其与输入数字信号的变化频率一致，进入锁定状态。另外，锁定后的时钟信号对输入数据进行采样判别，恢复出同步数据。SyncE同步只支持频率信号的传送，即支持频率同步，不支持时间同步，所以单纯的SyncE同步方案只适用于不需要时间同步要求的场景。CDR时钟恢复原理示意6.1时钟同步6.1.3技术原理PTP同步PTP(精确时间协议)是一种用于网络节点之间高精度频率同步和相位同步的时钟(时间)同步协议，时间同步精度为亚微秒级，可满足广电网络、城市轨道交通、无线接入网络等场景的高精度时间同步要求。IEEE1588是PTP的基础协议，其规定了网络中用于高精度时钟同步的原理和报文交互处理规范，最初应用于工业自动化，现在主要用于桥接局域网。因此，PTP也称为IEEE1588，简称1588。当前1588分为1588v1和1588v2两个版本，1588v1只能达到亚毫秒级的时间同步精度，而1588v2可达到亚微秒级的时间同步精度，可同时实现相位同步和频率同步。6.1时钟同步6.1.3技术原理PTP同步1588通过协议报文的应答实现主从时间同步。通过记录主从设备之间时间报文交换时产生的时间戳，计算出主从设备之间平均路径延迟和时间偏差，实现主从设备之间的时间同步。具体操作步骤如下：主设备在时刻t1发送Sync报文。如果主设备为one-step模式，t1随Sync报文传送给从设备；如果主设备为two-step模式，则t1在随后的Follow_up报文中传送给从设备；从设备在时刻t2接收到Sync报文，并从Sync报文(单步)或Follow_up(双步)报文中获取t1；从设备在时刻t3发送Delay_Req报文给主设备；主设备在时刻t4接收到Delay_Req报文；主设备随后通过Delay_Resp报文将t4反馈给从设备。6.1时钟同步6.1.3技术原理PTP同步从设备计算出时间偏差Offset后即可修正本地时间，使其和主设备时间同步。频率同步方法相对简单，通过计算不同Sync消息的发送时间间隔和接收时间间隔，得到主从时间的频率调整因子，修正从时钟的频率，实现频率同步。1588主从设备平均路径延时原理6.1时钟同步6.1.3技术原理空口同步空口同步属于无线通信特有的同步方式，比如终端与基站之间没有专用的物理连接，终端在接收端进行数据处理之前需要先完成空口同步过程，获取无线网络的时间和频率信息，确定基站发送的无线数据帧的帧头位置、OFDM符号的起始位置和载波频偏，完成对频偏的补偿，保证终端的网络接入。以5GNR为例，其同步过程主要包括以下几个步骤：搜索主同步信号(PSS)：在时域对PSS信号进行互相关检测，完成时域粗同步。搜索辅同步信号(SSS)：根据PSS位置可以获取SSS位置，由于SSS在第1个Symbol时间内，且SSB频域范围内只有PSS信号，而SSS在的第3个Symbol时间内还有PBCH信号，因此无法对SSS信号进行时域互相关检测，只能在频域实现互相关检测，完成频域粗同步。6.1时钟同步6.1.3技术原理空口同步空口同步属于无线通信特有的同步方式，比如终端与基站之间没有专用的物理连接，终端在接收端进行数据处理之前需要先完成空口同步过程，获取无线网络的时间和频率信息，确定基站发送的无线数据帧的帧头位置、OFDM符号的起始位置和载波频偏，完成对频偏的补偿，保证终端的网络接入。以5GNR为例，其同步过程主要包括以下几个步骤：搜索主同步信号(PSS)：在时域对PSS信号进行互相关检测，完成时域粗同步。搜索辅同步信号(SSS)：根据PSS位置可以获取SSS位置，由于SSS在第1个Symbol时间内，且SSB频域范围内只有PSS信号，而SSS在的第3个Symbol时间内还有PBCH信号，因此无法对SSS信号进行时域互相关检测，只能在频域实现互相关检测，完成频域粗同步。6.1时钟同步6.1.3技术原理空口同步接收解调参考信号(DM-RS)：终端利用DM-RS进行信道估计，解码物理广播信道(PBCH)，获取物理信道相关特征，主要包括系统帧号、半帧信息等信息。锁定跟踪参考信号(TRS):5GNR引入了可以根据需要配置和触发的TRS实现时频精同步。时频精同步需要终端持续地进行跟踪和测量同步信息，因此TRS以周期性传输为主，在部分特殊场景的配合下可使用非周期TRS。3GPPR16版本协议可把同步时间分辨率由原来的250ns提升至10ns，并结合同步算法的优化，达到小于1us的时钟同步性能。总的来说，采用空口同步，无需布线，即可完成通信和授时的合一功能，具有应用简单、成本较低的优势。6.1时钟同步6.1.3技术原理技术对比总的来看，GNSS同步的精度最高，但部署成本、天线安装等限制了其只能在部分室外场景中使用；SyncE和PTP同步应用相对简单，但SyncE不支持时间同步，而PTP下的频率同步性能较差，因此通常将两种方式融合使用，以达到时间/频率同步的最佳性能；空口同步是无线通信最简单、最经济的同步方式，但其同步帧结构设计相对复杂，且同步精度较差。6.1时钟同步6.1.4应用挑战5G网络对于时间同步的精度和可靠性均提出新的要求，时间同步技术可以满足5G无线业务基本的±1.5μs精度要求，但100ns甚至10ns量级的同步需求则需要新的技术和网络支撑。从时间同步网通用模型来看，要实现高精度时间同步需要从同步源到末端进行端到端的提升优化，采用多种技术手段共同提升同步精度、同步网快速部署和智能管理能力，其中的主要关键技术有高精度同步源技术、高精度同步传送技术、高精度同步监测技术、智能时钟运维技术等。6.1时钟同步6.1.4应用挑战高精度同步源技术高精度同步源的实现与卫星授时技术密不可分。为提升同步源精度，当前研究的技术主要有卫星双频技术和卫星共视技术。卫星双频技术在众多卫星授时技术中，卫星单频授时应用最为广泛，但由于受到大气环境多方面因素影响，授时精度有限，一般无法实现100ns量级以内的高精度同步需求。相对于单频接收机而言，双频接收机可同时接收单个卫星系统的2个频点载波信号(如GPS的L1、L2或BDS的B1、B2)，由于不同频率的信号通过相同介质的折射率不同，通过相关算法可以有效消除电离层对电磁波信号的延迟误差，提升卫星授时精度至优于30ns量级。6.1时钟同步6.1.4应用挑战高精度同步源技术卫星共视技术卫星共视是利用导航卫星距离地球较远、覆盖范围广的特点，将其作为比对的中间媒介，在地面需要时间比对的2个地方分别安装接收设备，同时观测同一颗卫星，通过交换数据抵消中间源及其共有误差的影响，实现高精度比对，其时间比对不确定度可优于10ns。卫星共视技术相对较成熟，需主从站配合使用，并配置数据通道进行数据交互，具有无法独立部署应用的缺点。6.1时钟同步6.1.4应用挑战高精度同步传输技术高精度同步传输用于组织定时链路，是5G高精度时间同步组网关键环节。当前1588技术已经在4G承载网络中进行了规模应用部署，支持1588的传输设备在单跳时间下的同步精度为±30ns，在远距离多跳节点传输时，同步精度显然无法满足5G网络不同类型的协同增强技术对时钟同步的需求。考虑到现有IEEE1588v2已经规模部署，在现有配置基础上通过优化实现精度的提升，更有利于5G高精度时间同步网络的快速部署。为提升单节点精度，需从以下几方面对1588进行优化：打戳位置尽量靠近物理接口，减少模块内部的半静态和动态延时误差。提升打戳时钟的频率，或者采用其他方法提升打戳分辨率。提升系统实时时钟(RTC)同步精度，保证系统内部RTC之间的同步对齐。选取优质晶振，提升本地时钟的稳定度。对于采用提升单节点精度也无法满足超高同步需求的情况，可考虑同步源下沉的方案，通过减少跳数来提高同步精度。6.1时钟同步6.1.4应用挑战PTP+SyncE同步技术收发链路时钟频率的一致性是PTP同步精度的基本保证，如果收发链路时钟频率存在较大差异，时间同步的精度将大打折扣。基于此，利用SyncE同步技术，从设备通过以太网获取主时钟频率，恢复出精准的时钟频率，实现频率同步。同时，软件解析1588报文，并利用SyncE恢复出的精准时钟频率获取时间戳信息，与1PPS拉齐1588相位，实现时间同步。“SyncE频率同步＋PTP时间同步”综合同步方案的优势在于：更高精度通过SyncE实现频率同步，精度比PTP频率同步精度更高；PTP利用SyncE恢复出的精准时钟频率实现时间同步，同步精度可稳定在ns级别。更高可靠性SyncE和PTP都具有频率同步能力，设备优先使用SyncE进行频率同步，如果Sync时钟源故障或者链路故障，导致频率同步信号丢失，设备会启用PTP频率同步。另外，SyncE和PTP可以共用时钟源，也可以分别使用独立的时钟源。当PTP功能故障导致PTP时间信号丢失时，SyncE仍能工作，各设备仍能保持频率同步，且在PTP丢失前，SyncE的1PPS相位已经和PTP拉齐，各设备间的时间偏差仍能控制在可接受的范围内。6.1时钟同步6.1.4应用挑战PTP+SyncE同步技术下图为PTP+SyncE同步方案示例，通过TI公司的LMK05028低抖动双通道网络同步时钟芯片进行实现。LMK05028内部有两个锁相环：一个用于SyncE，一个用于PTP。FPGA或CPU处理器管理IEEE1588协议栈、打时间戳、时序逻辑、伺服控制环路和抗混叠滤波器。时间戳模块可以从以太网接口上的PTP数据恢复PTP时钟，或通过LMK05028锁定来自外部GNSS同步的1PPS输入。6.2时钟抖动与相位噪声时钟抖动和相位噪声是衡量时钟综合性能的最主要的指标。理想的时钟电路提供绝对稳定周期的时钟信号，但实际电路往往会有一定的相位噪声和抖动。相位噪声和抖动分别表征信号质量的频域和时域参数。严重的相位噪声和抖动可能会导致数据信号建立和保持时间不够，串行信号接收端误码率高，以及系统不稳定等现象发生。6.2时钟抖动与相位噪声6.2.1指标定义相位噪声表现为在频域上振荡频率谱线的左右出现连续的“裙边”效应，通常定义为在某一给定偏移中心频率处的dBc/Hz值。如果没有相位噪声，信号的整个功率都应集中在频率f=fo处。相位噪声将信号的一部分功率扩展到相邻频率上，产生边带。一个信号在某一偏移频率处的相位噪声定义为在该频率处1Hz带宽内的信号功率与信号总功率的比值。抖动表现为时域上信号周期长度发生的一定变化，导致信号的上升或下降沿的不确定性。任何非期望的时间变化都被看作是噪声，而噪声则是产生时钟抖动的根源。6.2时钟抖动与相位噪声6.2.1指标定义抖动一般分为随机抖动和固有抖动。随机抖动随机抖动来源于随机噪声，比如：热噪声、散粒噪声、闪烁噪声等。随机抖动具有明显的不确定性，可使用高斯分布特性进行描述，其与电子器件的半导体特性、生产工艺等相关。随机抖动机理固有抖动固有抖动不是高斯分布，不能进行统计分析。固有抖动通常是有边际的，是由可识别的干扰信号造成的，是可重复可预测的。信号的反射、串扰、开关噪声、电源干扰、EMI等都会产生固有抖动。6.2时钟抖动与相位噪声6.2.2关系转换下面以一个典型的正弦信号为例说明时钟相位噪声和抖动之间的转换关系：设时钟信号

表明信号时域抖动与频域相位噪声有着近似对应关系6.2时钟抖动与相位噪声6.2.2关系转换

转换为N以dB为单位的相位均方抖动

在实际换算过程中，首先测试信号的相位噪声，对所需带宽内的噪声进行积分运算，求出总噪声功率。6.2时钟抖动与相位噪声6.2.2关系转换偏移100Hz~100MHz区域的总噪声功率为将总噪声功率转换为相位抖动相位噪声功率谱最后得到时间抖动举例：6.3时钟接口工程应用中比较常见的数字时钟电平类型，单端的一般是LVCMOS，差分的比如LVDS、LVPECL、CML。时钟发送端和接收端都有各自的电平接口类型，它们有可能不相同也可能相同，需要合适的输入/输出匹配才能保证时钟接口的性能6.3时钟接口6.3.1LVDSLVDS(低电压差分信号)是美国国家半导体于1994年提出的一种信号传输模式的电平标准，其采用极低的电压摆幅高速差动传输数据，可以实现点对点或者一点对多点的连接。连接到NMOS晶体管漏极的电流源用于控制输出电流，输出电流通常为3.5mA，为接收器的典型100Ω终端电阻上提供350mV的摆幅。LVDS典型输入级由一个使用NMOS晶体管的差分对组成，输入端(IN+和IN-)需要一个100Ω的端接电阻，共模电压约为1.2V。如果芯片内部不包含此100Ω端接电阻，则需要在尽可能靠近芯片输入端引脚处外置此电阻。LVDS接口典型电路结构LVDS速率最高可到3.125Gbps，对PCB布线要求较高，差分线要求严格等长。另外，100Ω端接电阻离接收端口尽量控制在300mil以内。6.3时钟接口6.3.2LVPECLLVPECL(低压正发射极耦合逻辑)，差分输出的发射极通过电流源接地，集电极驱动一对射极跟随器，为OUT+和OUT-提供电流驱动。50Ω电阻一端接输出，一端接(VDD-2V)。在射极跟随输出的电平为(VCC-1.3V)，则50Ω电阻两端压差为0.7V，产生14mA的电流。LVPECL输入端一般通过电阻被拉到(VDD-1.3V)，在VDD为3.3V情况下提供2V的共模电压。如果芯片内部不包含此上拉电阻，则需要在尽可能靠近芯片输入端引脚处外置此电阻。LVPECL接口典型电路结构LVPECL接口的输入阻抗高、输出阻抗低(典型值为4~5Ω)，具有很强的驱动能力，多用于背板传输和长距离传输。LVPECL传输速度快，很容易达到几百M的应用，最高可到10Gbps以上。6.3时钟接口6.3.3CMLCML(电流模式逻辑)电路主要靠电流驱动。CML输出端由开漏差分对和NMOS压控电流源组成，输出需端接上拉电阻，用于有效驱动后级电路。压控电流源用于改变驱动后级的能量，即改变输出摆幅。CML输入端一般由电压跟随器和NMOS差分对组成，电压跟随器起到隔离和增加驱动能力的作用，上拉的50Ω电阻是为了保证与前级输出电路形成阻抗匹配。直流耦合交流耦合CML接口典型电路结构6.3时钟接口6.3.4接口对比对LVDS、LVPECL和CML三种接口进行对比：驱动模式三者都输入电流驱动，适用于高速应用。耦合方式三种电平都支持直接耦合或AC耦合。功率消耗

LVDS摆幅只有350mV，其功耗最小；CML与LVPECL摆幅较大，基于结构上的差异CML略低于LVPECL。工作速率CML与LVPECL内部三极管或MOS管工作在非饱和状态，逻辑翻转快支持极高速率，LVDS无法支持极高速率。标准规范只有LVDS电平在国际上有统一的标准。6.3时钟接口6.3.5匹配方法保证中频时钟接口的合理匹配是保证时钟设计的关键所在。时钟接口输入/输出典型参数常用时钟接口输入/输出典型特性6.3时钟接口6.3.5匹配方法——LVDS到LVDS的连接6.3时钟接口6.3.5匹配方法——LVDS到LVPECL的连接6.3时钟接口6.3.5匹配方法——LVPECL到LVDS的连接6.3时钟接口6.3.5匹配方法——LVPECL到LVPECL的连接6.3时钟接口6.3.5匹配方法——LVPECL到CML的连接6.3时钟接口6.3.5匹配方法——CML到LVDS的连接6.3时钟接口6.3.5匹配方法——CML到LVPECL的连接6.3时钟接口6.3.5匹配方法——CML到CML的连接6.3时钟接口6.3.5匹配方法——交流耦合电容的选择当时钟接口之间连接采用交流耦合时，耦合电容会与负载一起构成高通滤波结构，非归零的连0或连1序列出现时，电容会造成接收输入端电压下降，并产生过零点偏移等问题交流耦合造成过零点偏移为防止连0和连1序列造成负载电压由较大下降，可以把耦合电容与负载组成的高通网络的3dB截止频率适当降低。下面主要从时序对此进行分析，首先，一阶高通RC滤波的时域响应为

6.3时钟接口6.3.5匹配方法——交流耦合电容的选择

采用100nF的耦合电容一般可适配大多数应用场景6.4时钟设计6.4.1时钟架构时钟处理在RRU设备中主要完成与BBU提供的时钟建立同步，并为数字处理模块、射频收发模块和中频转换模块等提供工作时钟，保证整个中射频系统满足相关无线指标。整个时钟处理模块包括系统时钟和同步时钟两大部分：系统时钟不需要同步，设备上电即工作；同步时钟需要同步，根据设定的同步源进行工作。系统时钟的时钟源一般来自普通晶体振荡器XO，对其稳定度要求不高，经过时钟Buffer或(和)PLL为ASIC、FPGA等数字部分提供工作时钟。同步时钟的时钟源根据系统同步要求，可采用前面介绍的GNSS同步、SyncE同步、PTP同步和空口同步等方式。同步时钟中频PLL根据选定的参考时钟产生所需的时钟频率，为保证在较宽输出频率范围内实现超低的抖动性能。经过中频PLL产生的同步时钟分别送给数字中频部分的ASIC和FPGA，以及模拟射频部分的RXPLL、TXPLL、FBPLL、RXADC、TXADC和FBADC。如果射频前端采用集成的RFIC，则送给模拟射频部分的时钟条数可简化至RFIC的个数。6.4时钟设计6.4.1时钟架构6.4时钟设计6.4.2需求分析时钟设计需求主要来自CPRI硬锁、OCXO软锁和相位噪声三方面。CPRI硬锁需求结合CPRI协议和SerDesCDR芯片数据手册，一般要求时钟的初始频偏在一定范围内，比如TI公司的SerDes多速率收发器TLK10002要求参考时钟初始频偏在±200ppm范围内。对于两级PLL方案，第一级采用外置VCXO作为本地时钟域的基准源，时钟初始频偏由VCXO的调谐范围指标决定，并且该调谐范围指标需要考虑晶振工作环境温度、受负载波动、老化和电源波动等影响。各种CPRI数据速率的时钟频率6.4时钟设计6.4.2需求分析时钟设计需求主要来自CPRI硬锁、OCXO软锁和相位噪声三方面。OCXO软锁需求在软锁过程中，通过时钟同步算法软件调整OCXO压控值实现时钟同步，根据OCXO和VCXO的短期/长期稳定度数据，并结合卡尔曼滤波和PID调整算法，设计合适的锁定控制周期和相关算法参数。典型GNSS同步校正原理6.4时钟设计6.4.2需求分析时钟设计需求主要来自CPRI硬锁、OCXO软锁和相位噪声三方面。相位噪声需求根据发射通道对调制精度(EVM)分解到发射积分相噪的需求指标，结合相位噪声贡献曲线，进行各部分性能参数的需求梳理。对于CPRI硬锁方案，由于CPRI恢复时钟在环路带宽内的相噪会直接传递给后级时钟输出，因此需要根据发射通道对调制精度(EVM)分解到发射积分相噪的需求指标，考虑CPRI链路多级级联场景下的相噪恶化。对于OCXO软锁方案，根据整体相位噪声需求，以及中频PLL环路带宽和锁定控制周期等参数，为OCXO的相位噪声、稳定度等参数选型提供依据。另外，在中频PLL设计中，需要考虑各种极限情况，比如环路滤波器阻容参数精度、电荷泵电流变化、VCXO调谐系数变化等影响，并进行WCCA设计。6.4时钟设计6.4.3设计分解CPRI硬锁和OCXO软锁属于时钟方案架构，最终的射频指标主要体现在相位噪声上，下面根据系统相位噪声的需求，分别对发射EVM、接收倒异混