“系统集成电路设计”课程 Verilog HDL实验教程

“系统集成电路设计”VerilogHDL（学校内部教材，切勿外传上海大学 实验一基于ISE软件实验平台的源代码输入设计方 一、实验目 二、实验原 三、实验步 四、实验报 实验二基于ISE软件实验平台的原理图输入设计方 一、实验目 二、实验的硬件要求（这部分与实验三衔接，本实验中暂不具体考虑 三、实验内容（这部分与实验三衔接，本实验中暂不具体考虑 四、实验原 五、实验步 六、实验报 实验三逻辑设计与VIRTEX-IIPROFPGA的配 一、实验目 二、实验的硬件要 三、实验内 四、实验源程 六、实验报 实验四基于CHIPSCOPE的触发器功能模拟实 一、实验目 二、实验原 三、实验步 四、实验报 实验五扫描显示电路的驱 一、实验目 二、实验内 三、实验原 四、实验步 五、实验报 实验六60秒计数器的设 一、实验目 二、实验原 三、实验步 四、实验报 实验七数字钟的设 一、设计要求（数字钟的功能 二、实验目 三、实验原 四、实验内 五、实验步 六、考核要 实验八字符发生器的设 一、实验目 二、实验原 三、实验步 四、实验报 VIRTEX-IIPRO(V2-PRO)开发系统介 一、VIRTEX-IIPRO(V2-PRO)系统开发 二、实验配 三、实验软件XILINXISE10.1简 四、可能涉及的管脚定 五、ISE设计流 六、英文缩略语及部分原 实验一实验一ISE实验一ISE（XinlinxISE10.1基于波形测试法的仿真3-8ISE软件实验平台实现逻辑电路*modulethree_eight(a,b,c,d0,d1,d2,d3,d4,d5,d6,d7);inputa,b,c;outputd0,d1,d2,d3,d4,d5,d6,d7; always@(aorborc)case({a,b,c})*方法二 three_eight(datain,dataout); [2:0]datain; [7:0] [7:0]dataout;always@(datain)case3'b000:dataout=8'b00000001;3'b001:dataout=8'b00000010;3'b010:dataout=8'b00000100;3'b011:dataout=8'b00001000;3'b100:dataout=8'b00010000;3'b101:dataout=8'b00100000;3'b110:dataout=8'b01000000;3'b111:dataout软件启动：打 xilinxISE10.1软件（如图1.1所示图 进入xilinxISE10.1界在projectlocation中点击把工程放到目标目录选择工程源文件为HDL类型（1.2所示。2ISE10.1图 进入xilinxISE10.1界为-7（此标定数越大，速度越快XST（VHDL/Verilog）ISESimulator(VHDL/Verilog)（1.3所示。图 1.4所示。下一页用于添加已有代码（1.5所示，如果没有源代码图 图 图 3、VerilogHDLNewSource（如1.7所示，弹出对话框（1.8所示。图 图 VerilogModuleFilenamethree_eight（1.8所示NextFinish结束（1.10所示。图 图 3-8译码器（本实验应用第二种方法）Verilog语言写入源文件编辑区（1.11所示，并保存。注意界面右下侧的窗口选择栏。图 xilinxISE10.1主界4XilinxXST目标和要求（约束条件）NGC、NCRLOG文件。⑴点击工程管理区的工程文件three_eight.v，打开过程管理区中的Symthesize-XSTCheckSyntax（检查语法Verilog代码中的语法错误，若无错误，输出信息显示区显示Success（如图1.12图 ViewSynthesisReport（1.13所示。本步骤工作也可以通过直接双击“Synthesize-XST”来完图 图 （查看元件级结构图，查看综合结构是否按照设计意图来实现电路（1.14所示5⑴在工程管理区右上角的下拉菜单中选择Behavioral1.15所示

图 NewSource（1.16所示图 TestBenchWaveformdecoder（1.17所图 Next（1.18所示图 选择添加到three_eight工⑸Finish（1.19所示图 ClockInformation区域定义为“Combination”1.20设置时钟图 ⑺Finish完成设置，出现下图波形（1.21所示图 datain的触发波形（点击绿色部分可设置波形，实现对译码器输入波形的模拟（1.22所示decoder.tbw文件。图 ⑼在工程管理区选择decoder(decoder.tbw)，如图1.23所示。在过程管理区Processes窗“XilinxISESimulator”SimulateBehavioralModel（仿真行为模式1.24所示。图 选择.tbw型文件 ⑽观察输出波形（1.25所示图 3-8译码器的仿真结果实验二实验二ISE实验二ISE（XinlinxISE10.1原理图输入ISEISE4输出：LED8421BCD10A=1最高优先级B=1次高优先级C=1⑴原理图（2.1所示图 moduleabout(a,b,c,d,out1);inputa,b,c,d;outputout1;wirea,b,c,d;regout1;always@(aorborcord)⑴原理图（2.2所示图 *moduleswitch(a,b,c,d,out1);inputa,b,c,d;outputout1;regout1;always@(aorborcord)10*moduleswitch(a,b,c,d,out1);inputa,b,c,d;outputout1;regout1;always@(aorborcord)line⑴原理图（2.3所示图 line优先级电路原理moduleline( a,b,c,a_out,b_out,c_out);inputa;inputb;inputc;outputa_out;outputb_out;outputc_out; always@(aorborc)elseif(b==1'b1)elseif(c==1'b1)ISE10.1整体设计流程参见附录（五、ISE设计流程⑴点击 Project打开工程文件test⑵原理图输入法（以四舍五入电路为例在工程管理区单击右键新建源文件（2.4所示图 在弹出的新建源列表中选择Next进入（2.5所示

原理图在文件名称中填入图 SymbolsLogicSymbols中选择相应器件（2.6所示图 将选择好的元器件拖至右侧界面上（2.7所示图 点击工具栏的添加连接线（2.8所示图 连接电路图（2.9所示图 I/O端口（2.10所示图 增加I/O端点击各个连接线添加端口（2.11所示图 增加I/O端双击端口进行端口属性设置（2.12所示图 设置I/O端设置完毕后的电路原理图之后（2.13所示）图 XST（2.14所示图 XST设⑷进行波形仿真，验证正确性（步骤如实验一testVerilogabout（详细步骤见实验一XST进行综合（详细步骤见实验一ProcessesDesignUtilitiesCreateSchematic（建立原理图标号）选项，建立原理图标号（2.15所示图 Schematic（如2.16所示。图 ⑸在工程管理区选中Symbols窗，在Categories子窗中选择本实验项目（<D:ISE.Design.Suite.v10.1/test>，在Symbolsabout（2.17所示图 图添加端口的方法添加相应端口（2.18所示。图 实验三逻辑设计与Virtex-II实验三逻辑设计与Virtex-IIProFPGA实验三Virtex-IIProFPGA（XinlinxISE10.1配置ISEVirtex-IIProFPGAVirtex-IIPro输入：按键开关（常高）44位。输出：LED灯（四位。USB9.2中（14）8421BCD10A=1最高优先级B=1次高优先级C=1注意：LED效果：A，B，CLEDA=1时，最高优先级，B，CAA=0，B=1时，B为次高优先CA=0，B=0，C=1C灯灭。moduleabout(a,b,c,d,out);inputa,b,c,d;outputout;wirea,b,c,d; always@(aorborcord)*moduleswitch(a,b,c,d,out);inputa,b,c,d;outputout;regout;always@(aorborcord)10*moduleswitch(a,b,c,d,out);inputa,b,c,d;outputout;regout;always@(aorborcord)3.moduleline( a,b,c,a_out,b_out,c_out);inputa;inputb;inputc;outputa_out;outputb_out;output always@(aorborc)elseif(b==1'b1)elseif(c==1'b1)(以排队优先级程序为例注意：*windowsXPXilinx*windows2000XilinxB。ISE10.1A（五、ISE设计流程）点击 Project打开工程文件line（3.1所示图 将“排队优先级程序”Verilog代码写入源文件编辑区(3.2所示)3.

图 3.3图所示

图 Veriloga、b、ca_out、b_out、c_outFPGA芯片管脚上（Implement来实现FPGA管脚对应板c_outLEDLED上观察输出，直观的验提供，本实验课程已将一些实验中涉及到的管脚位置（UCF文件）ISE10.1中，包含管脚和区域约束编辑器（PACEPinoutandAreaConstraintsEditor，利用PACEUserConstraintsFloorplanIO-Pre-SynthesisUCF文件，调出PACE完成管脚分配（3.4所示。图 YesUCF文件（3.5所示图 添加UCF文PACE，并选中右侧的“PackageView”窗口，其可分为设计预览区、设计对象列表区、芯片管脚封装视图区（3.6所示图 FPGAVirtex2P厂商所提供的管脚位置定义（UCF文件）填LOC项，然后保存（3.7所示。图 line(line.v)UCF文件（3.8所示图 生成UCF文ISE的实现3个步骤：翻译(Translate)逻辑网表、映射（Map）到（Place&Route点击工程管理区的工程文件line(line.v)，双击过程管理区中的ImplementDesignline代码的翻译、映射与布线(3.9所示)。图 储器中导入配置比特流（.bit文件，上电时数据自动加载到FPGA中。SelectMAP(JTAG)XilinxParallelIV或MultiLINX电缆将比特流下载到FPGA。PROM，这种方式最为广泛。JTAG.bitiMPACTFPGA芯片中。FPGAiMPACT进行格式转化。灯亮9.2（20）所示。FPGA（line.bit（3.10所示。图 ConfigureTargetDeviceManageConfigurationProject，进入iMPACT（3.11所示。图 Boundary-Scan(JTAG)AutomaticallyconnecttoacableandidentifyBoundary-Scanchain（3.12所示。3.12JTAGPROMXcf32P、FLASHXCCACEFPGA芯片，FPGA（3.15所示Open图 PROM器件Xcf32P选择图 FLASH器件XCCACE选择图 FPGA芯片xcⅡvp30选择line.bit文line.bit（3.16所示Ok图 FPGA芯片xcⅡvp30选择line.bit文⑹接下来弹出芯片设定菜单，左边的下拉菜单中选择Device3(FPGA,xc2vp30)Ok（3.17所示。图 FPGA芯片xcⅡvp30设置对话JTAG链路（3.18所示图 xc2vp30Program进行下载（3.19所图 选择Program进行下下载过程会显示进度条（3.20所示（3.21所示图 图 LEDLEDLEDLED3LED实验四实验四基于ChipScope实验四ChipScope(XinlinxISE ChipScope的应用DXinlinxISE10.1ChipScopeDChipScope中的波形，对时钟边沿moduledff(clk,din,dout,reset);input[3:0]din;inputclk,reset;output[3:0]dout;reg[3:0]dout;always@(posedgeclkornegedgereset)注意：*windowsXPXilinx*windows2000XilinxB点击 Project打开工程文件testNewSourceDffVerilog输入代码编辑区（4.1所示图 XST（4.2所示图 完成后按照实验三的方法对代码进行管脚约束（4.3所示图 FloorplanIO-Pre-Synthesis（4.3所示Yes（如4.4所示。图 选择建立UCF文LEDUCF文件，在设计目标区添入相应管脚约束（4.5所示，保存。图 填写UCF文⑶设置完成后在工程管理区出现.ucf文件，设置成功（4.6所示图 生成UCF文ChipScopeChipScopeXILINX推出的一款在线调试软件，价格便宜，通过它完全可件、数据宽度和深度等的设置也非常方便。ChipScope本身是一个逻辑分析仪，它的原理是，在综合完的网表里插入用于采集数据的core（包括ILA和ICONcoreinserter更为快捷，基本上就是选择要观察的信号以及触发源、时钟core会将ICONJTAG电缆完成计算机和芯片的15ILA、IBA/OPB、IBA/PLB、VIOATC2核。ILA核：ILA核提供触发和跟踪功能，根据用户设置的触发条件捕获数据，然后在ICON的控制下，通过边界扫描口将数据上传到PC上，最后在ChipscopeAnalyzerILA核和被监控设计是同步的，因此设计中的所有时钟约束会被添加到相应的ILA核中。ILA包括下面3RAMILA⑴ChipScope，在工程管理区单击右键新建源程序，在弹出的对话框中选FileNext（4.7所示。图 建立新ChipScope文NextFinishChipScope的创建（如4.8所示。图 完成建立ChipScope文⑶ChipScopeProCoreInserter（核插入器ProCoreInserter（核插入器。核插入器不仅能产生常用的核（IBA/OPB、HDL代码中例化，在很多场合下替代了核生成器的功能。图 完成建立.cdc文ChipScopeProCoreInserter界面（4.10所示图 NextICON核配置界面（4.11所示图 ICON核配NextILA核设置界面，设置参数（4.12所示触发参数设置（4.12所示图 ILA核配捕获参数设置（4.13所示图 ILA核捕获参数配由于目前为建立核端口和设计线网信号的连接，所以“NetConnections”中的所有信号都为红色显示。点击“ModifyConnection”，会弹出“SelectNet”配置界面网表连接（4.14所示。图 ModifyConnectionsSelectNet4.15所示。在此界面NetSelectionsClockSignals，MakeConnectins选项，选中时钟信号，完成时钟连接。4.15NetSelectionsTrigger/DataSignals，然后在相应页面选中ILACH:0、CH1:、CH:2、CH:3；再在左侧信号线网列表中依次找出期望观测的信号，每选中一次信号单击右下角的“Make没有红色）Ok（4.16所示。图 ReturntoProjectNavigator，弹出对话框后点“是（Y）”（如4.17所示。图 （4.18所示

dff.v图 GenerateProgrammingFile，创建.bit文件（4.19所示ChipScope

4.19AnalyzeDesignUsingChipscopeChipScope（4.20所示图 调用ChipScope软ChipScope界面（4.21所示图 ChipScope软件界⑶连接烧录线，打开实验板，点击图标，弹出对话框（如图4.22所示图 ChipScope设备属OkNewProjectDEV:MyDevice(XC2VP30)，点Configure（4.23所示。图 ChipScope设备配SelectNewFile（4.23所示图 选择.bit文选择对应实验目录中的.bitOk（4.24所示图 选择.bit文FileImport项（4.25所示图 SelectNewFileCDC文件（4.26，4.27所示图 导入CDC文4.27Ok（4.28所示图 确定导入cdc文NewProjectWaveform和TriggerSetp

4.29示图 Waveform4（4.30所示图 TriggerSetup（1001则应将相应的拔码1001才可触发（4.31所示）图 ⒀单击，观察波形（如图4.32所示图 LED（并附相应的实验波形实验五实验五实验五8位八段数码管显示模块的工作原理，设计标准扫描驱动电路模8421BCDFPGA产生字形编码电路和扫描驱动电路，0～F5.174L161，它的作用是不断的完成加法计数。moduledeled(bcd_code,a,b,c,d,e,f,g);input[3:0]bcd_code;output always@(bcd_code)参照实验一3-8译码器的实验步骤和实验四D触发器的实验步骤（ChipScope）（与实验四相同实验六实验六60实验六60（层次化模块连接160modulesec(clk,reset,setmin,q,cnmin);inputclk;inputreset;inputsetmin;output[7:0]q;outputcnmin;reg[7:0]q; always@(posedgeclkornegedgereset)assigncnmin=setmin?clk:cnmin2;​秒产生（100MHz时钟）moduleone_hz(clk_100M,reset,clk_out);inputreset;inputclk_100M;outputclk_out;regclk_out;regalways@(posedgeclk_100Mornegedgereset)注意：windows2000系统，需要按照实验三的方法安装实验开发版的点击 Project新建工程文件count项目，新建Verilog源文件（60进制）one_hz（分频器（6.1所示图 top（top.sch文件。图 secDesignUtilitiesCreateSchematicSymbol（模块图形化符号生成（6.3所示。one_hz图 top.schSetasTopModuletop（6.4所示图 将top设为顶层文topSymbolsone_hz、sec，分别将其6.5、6.6所示图 图 所示，此时系统可能会报错（一个引脚没用到的缘故）图 对top进行进行管脚分配（6.8所示ChipScope

图 ChipScopeChipScopeDefinitionandConnectionFile，建立top1（6.9所示ChipScope详见实验四。图 建立调用ChipScope文⑵top文件之下（6.10所示图 建立在top之top1.cdc文件，调出核生成器（6.11所示图 首先设置触发参数（6.12所示图 设置捕获参数（6.13所示图 对网线进行连接（6.14，6.15所示图 图 ReturntoprojectNavigator（6.16所示图 对工程进行实现（6.17所示6.17GenerateProgrammingDevice，生成程序文件（6.18所示图 ChipScope（6.19所示6.19打开实验板开关，进行烧录（参照实验四FPGA进行配置（所示图 ⑵导入.bit文件（6.21所示图 选择.bit文⑶选择输出，添加至新总线（6.22所示图 导入.cdc文⑷单击，观察波形⑸检查仿真波形（6.23所示图 实验七实验七实验七（综合实验24ISEFPGA芯片上集成了如下电路模块：时钟计数：秒——60BCD码计数；分——60BCD码计数；时——24BCDFPGA100MHz10Hz10MHz。根据数字钟电路持点，用层次设计概念（7.1所示）将此设计任⑴moduleone_hz(clk_100M,reset,ck,clk_out);inputreset;inputclk_100M;inputck;outputclk_out;regclk_out;regregalways@(posedgeclk_100Mornegedgereset)⑵modulesecond(clk,reset,setmin,q,cnmin);inputclk;inputreset;inputsetmin;output[7:0]q;outputreg[7:0]q; always@(posedgeclkornegedgereset)assigncnmin=setmin?clk:cnmin2;⑶moduleminute(clk,clk2,reset,sethour,q,cnhour);inputclk;inputclk2;inputreset;inputsethour;output[7:0]q;outputcnhour; reg[7:0]q; always@(posedgeclkornegedgereset)assigncnhour=sethour?clk2:cnhour1;⑷modulehour(clk,reset,daout);inputreset,clk;output[7:0]daout;reg[7:0]daout;always@(posedgeclkornegedgereset)daout<=0;elseif(daoutdaout[3:0]<=0;if(daout[7:4]==1'd2)daout[7:4]<=0;daout[7:4]<=daoutif(daoutdaout[7:0]<=0;daout[3:0]<=daout图 注意：windows2000系统，需要按照实验三的方法安装实验开发版的verilogone_hz（7.2所示Next。图 建立one_hz源程,

7.3所示Finish（7.4所示图 图 将“分频”Verilog代码写入源文件编辑区(7.5所示)图 Verilog源文件（7.6所示图 ⑸按照步骤⑴至⑶将secondsecond源文件（7.7所示图 添加second源文minute、hour源程序，所得工程管理区源文件列7.8所示。

图 ⑴在工程管理区点击右键新建源文件（7.9所示）,top（7.10所示Finish完成建立（7.11所示图 图 图 完成原理图文件top的建⑵top.sch原理图文件（7.12所示图 工程管理区的top原理图文Symbol（7.14所示7.15所示的成功hour原理图的提示。图 选中hour文图 建立hour代码的原理图 成功生成hour原理图 将top文件设置为顶层文点右键将其设置为顶层文件（7.16所示SymbolsCategoriesSymbolshour、minute、one_hz、second的原理图标示（7.17所示。图 hourESC键，可将鼠标恢（7.18所示。图 ⑹点击工具栏中的，按照原理图7.1所示添加元件之间的I/O单元，保存（7.20所示。图 图 添加I/O单I/O单元，弹出对话框（7.21所示Name一栏中修改名称，按此方法为每个单元命名，命名之后便完成原理图的设置，保存（7.22图 图 sourcetop（7.23所示图 ⑵7.24所示。图 XST（7.25所示）WARNING:FF/Latch<q_7>(withoutinitvalue)hasaconstantvalueof0inblock<second>.ThisFF/Latchwillbetrimmedduringtheoptimizationprocess.q[7:0]最高图 XSTXST完成图标7.26所示。图 ⑴NewSource建立新源top1（7.28所示Next，弹出对话框选择相关源文7.30所示。图 图 图 选择top作为相关文图 FinishSingleClockclk，图 ⑶弹出波形测试仿真界面（7.32所示7.33图 图 SourcesforBehavioralSimulation（如7.34所示top1文行仿真（7.37所示。图 图 图 图 ⑸点击工具栏中的重新仿真将运行特定时间设置为，点击运行特定10um时间。首先点开one_hz10分频setminsethourq0q7.39所示（minutesecond共用同一时钟图 图 7.40所示Yes（7.41所示。图 结束仿 图 结束top1的仿进行用户约束（建立软件与开发系统的映射⑴打开过程管理区的UserConstraints下拉菜单，双击Floorplan7.43Yes（7.44图 图 确认添加UCF文图 ⑵UCF文件填入设计目标列表中（如7.45所示ck0，reset1，setmin对应LED2。图 添加UCF文Ok定义总线分隔符（7.46所示ChipScope

图 保存UCF文NewSource建立新源文件（7.47所示ChipScopeDefinitionandConnectionFile选项，在文件FinishChipScope的建立（7.50所示。图 图 建立ChipScope源文图 添加到top文件图 完成ChipScope的建top2.cdc文件（7.51所示，双击这个文件，ChipScope（7.52所示。图 自动添加的cdc文图 调用ChipScope软NextICONNext（7.53所示核的设置（7.54所示图 ICON的设ILANumberofInputTriggerPorts（输入用改动（7.54所示NextDataDepth2048（7.55所示Next，进入网线连接。图 ILA触发参数的设图 ILA捕获参数的设MakeConnection完成连接（7.57所示，NetSelectionClockSignals会显示已经连接的网线（7.58所示。图 网线CLOCKPORT的设图 图 触发/NetSelections选项列表中的Trigger/DataSignals名称中依次选择XLXI_2/q<0>、XLXI_3/q<0>、XLXI_4/dataout<0>三个信（7.59所示（XLXI_27.51second，XLXI_3minute，XLXI_47.51hour，要注意对应关系图 ReturntoProjectNavigator完成网线连接（7.60所示。弹出菜单选Yes保存（7.61所示。图 图 ImplementDesign对工程进行实现（7.62所示。此时遇到警告可以忽视（UCF未填满的缘故。图 GenerateProgrammingFile生成.bit文件（7.63所示图 AnalyzeDesignUsingChipscopeChipScope（7.64所示。弹ChipScope7.65所示。图 ChipScope⑴此时连接实验开发版的电源线和USB烧录线将开发版电源打开点击，ChipScopeOk确定（如7.66所示NewProject（如7.67所示。图 ChipScope软件界图 ChipScope器件选择界图 ChipScope器件列DEV:2MyDevice2(XC2VP30)Configure选项（所示图 设置XC2VP30器SelectNewFile（7.69所示texttop.bit文件（7.70所示NewProject菜单中Unit0:MyILA0(ILA)（7.71所示）图 图 文件所在路径里选择top.bit文图 添加.bit文件成拨到下方Off，点击工具栏中的进行在线分析（如图7.73所图 图 LEDLED01/10LED1亮，LED2亮。ChipScopeLED闪烁的正确性实验八实验八实验八（综合实验E2PROM16×16LEDFPGA1383232×8bit286425616×16点阵字形。存贮方式16×16的点阵，使其扫描显示输出。图 addr1moduleaddress_1(hzsel,reset,AD[9:5]);inputhzsel;inputoutput[4:0] always@(posedge hzselornegedgereset)if(AD[9:5]>23)23elsemoduleaddr_sel(ckdsp,reset,AD[4:1]);inputckdsp;inputreset;outputAD[4:1];always@(posedgeckdspornegedgereset)modulesequ(clk,reset,dataout,d0,ron,hout,lout);inputclk;inputinput[7:0]dataout;outputd0;outputron; always@ Virtex-IIPRO(V2-Pro)开发系统介一、Virtex-IIPRO(V2-Pro)Virtex-IIPRO(V2-Pro)系统开发板（9.1所示）xilinx公司生产，是图 Virtex-IIPRO(V2-Pro)系统开发Virtex－2ProXC2VP30FPGA（30816个逻辑部件，136182448KbRAM，2PowerPCFF8967DDRSDRAMDIMM2GbytesRAMSystemACEControllerCFSMA⑸IO⑹XSGA10/100⑽RS-232PS/2⒀USB2USB烧录线（9.1所示）FLASH⒃⒄按键、拔码开关、LED⒆USB(9.2所示图 变压器、电源线、USB烧录线（从左至右XilinxISE10.1XilinxISEXILINXFPGAFPGABIT文件、配XilinxISEDesignSuite10.1版设计套件（9.3所示，从FPGA设计师所面临的严峻挑战，并且第一次提供了一个统一了逻辑、DSP以及嵌入式应用设计人员需要的解决方案。ISEDesignSuite10.1为设计的HDLPCB设计集成的全部设计流程。

图 ISEDesignSuite10.1软件界面（Sources，（Files（Libraries视图比较常用，显示了源代码的层次关系；文件页面是10.1新添加的，列出了该功