基于FPGA多通道采样系统设计论文

因而出现了现场可编程逻辑器件(FPLD),其中应用最广泛的当属现场可编程门阵列为了弥补这一缺陷，20世纪80年代中期。Altera和Xilinx分别推出了类似于PAL结构的扩展型CPLD(ComplexProgrammableLogicDFPGA(FieldProgrammableGateArray),它们都具有体系结构和逻辑单元灵活、集成规模的电路，编程也很灵活。与门阵列等其它ASIC(ApplicationSpecificIC)相比，量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的FPGA芯片都是特殊的ASIC芯片，它们除了具有ASIC的特点之外，还具有以下几(1)随着VLSI(VeryLargeScaleIC,超大规模集成电路)工艺的不断提高单一(2)FPGA芯片在出厂之前都做过百分之百的测试，不需要设计人员承担投资的风(3)用户可以反复地编程、擦除、使用或者在外围电路不动的情况下用不同软件就可完成电路的输入、编译、优化、仿真，直至最后芯片的制作。当电路有少量改动言。VHDL的程序结构特点是将一项工程设计，或称设计实体(可以是一个元件，一个电路模块或一个系统)分成外部(或称可视部分，及端口)和内部(或称不可视部分),一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。(1)与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。(2)VHDL丰富的仿真语句和库函数，使得在任何系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。(3)VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统设计，高速的完成必须有多人甚至多个开发组共同并行工作才能实现的工程。(4)对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。(5)VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管最终设计实现的目标器件是什么,而进行独立的设计。本系统硬件电路包括FPGA设计的多通道采样控制器和相应的通道选择电路，A/D转换电路，由于采样音频信号，所以需要设计音频的放大和滤波电路。系统组成部分如图2.1所示：信号1信号1控制控制采样数字信号存储输出分通道选择部分模拟信号输入3总体方案设计与论证3.2方案比较4单元电路的设计(1脚)输出信号(3脚)同相端输入(5脚)同相端输入(7脚)输出信号(2脚)反相端输入(4脚)负电源(6脚)反相端输入(8脚)正电源(1)设计步骤16256 波输人端 图4.2低通滤波器电路图输入端(接低通输入端(接低通滤波器输出端)图4.3高通滤波器电路图AD7892是美国ANALOGDEVICE公司生产的具有采样保护功能的逐次逼近式12位高围为0～+2.5V,这两种的采样转换速率均为500kSPS,AD7892-3的输入信号范围为①单电源工作(+5V); 基准控制逻辑表4.1AD7892的管脚名称及功能说明名称管脚类型功能说明1电源电源：±5V±5%2I低电平时为睡眠状态(功耗5mW),高电平时正常工作，一般应用时接高电平3I模拟输入2,对AD7892-2和AD7892-3,应悬空或接AGND。对AD7892-1来说，此引脚决定输入信号(VIN1)的范围，当VIN2接AGND时，VIN1的范围为±10V,接VIN1时，输入信号范围为±5V4I5内部ADC基准，2.5V输出，也可通过该引脚输入一个A/D转换的外部基准(2.5V),如果用内部基准，此引脚悬空，对外作为基准时应对AGND接一个0.1μF的瓷片电容67I低电平时为串行输出，高电平时为并行输出作时，15脚(SDATA)为串行数据输出脚，16位的16脚(SCLK)为串行输出的时钟输入端17脚(RFS)为测试脚，正常工作时应接低电平数字地，与外电路的数字地相连I和CS配合读，使数据输出I片选，低电平有效，可以一直有效0低电平脉冲I持器保持开始转换，应加一个大于25ns的负脉冲来启动转换(1)AD7892的并行输出时序信号t1应大于35ns,在上升沿，采样保护器进入保持状态，并开始A/D转换，转换时脚输出t2≈60ns的负脉冲以进行中断或数据锁存，并在就是转换一结束就开始下次采样，采样时间tACQ要大于等于200ns(AD7892-3)或400ns(AD7892-1,AD7892-2),当转换结束后(EOC的的时间，即可在DB0～DB11上获得转换后的12位数据，CS和一般的片选信号相同，可一直有效，外加RD的时间t5亦应大于35ns。下次采样和本次的输出可同时进行，所以最小的一次采样转换输出时间对于AD7892-3来说为1.47+0.2=1.67μs(600kSPS),t7≈5ns,t3、t4、t8可为零(此时t9=tACQ)。(2)转换后的二进制代码3所列为AD7892-1和AD7892-3的输入输出代码。表4.2AD7892-1,AD7892-输出(12位)对于AD7892-1和AD7892-3,FSR为满度范围，如输入为±10V,则FSR=20V,输入出则从100…000→111…111→000…000→011…111变化。而对于AD7892-2,在输入从0→+2.5V变化时，输出则从全0→全1。4.2.2芯片应用如图4.7所示为AD7892应用于采样系统。目的是把音频输入模拟信号转换为12位在此应用中，将IN2接到AGND,IN1接音频输入信号，其输入范围为±10V,音频信号经过放大、滤波和AD7892的输出信号为100…000~111…111,即从2048→4095,在D11反相后，在状态机的第5个状态锁存器锁存的数据为000…000→011…111,即从0→2047。由P/S选择相应的输出模式输出。电路中的CONV,EOC,CS,RD控制信本次毕业设计选用的FPGA芯片是ALTERA公司的ACEX1K系列的EP1K30TC144-3。在单一芯片上，EP1K30包括一个嵌入式阵列，这为设列和灵活的可编程逻辑。嵌入式阵列是由一系列嵌入式阵列块(EAB)组成的，它能够用来实现各种存储器和复杂逻辑功能；该器件也提供多电压I/0接口操作。它允许器件桥架在不同电压工作的系统中。比如本次系统设计器件的I/0输出就是2.5V,这样不4.4.1EP1K30TC144-3芯有30000个典型门，最大的系统门可达119000个；1728个逻辑单元(LE);6个嵌入式阵列块(EAB);高达49152位的内部RAM(每个EAB有4096位),使得RAM并不影响或减少其他逻支持多电压I/0接口，低功耗(维持状态小于0.5mA);器件可在2.5V和3.3V电源电压下工作；快速、可预测连线延时的快速通道(FastTrack)连续式布线结构；(1)嵌入式阵列(2)逻辑阵列(3)快速通道(FastTrack)(4)I/0单元置有过载保护、安全区保护和多种保护电路。由于设计FPGA芯片的I/0口的引脚电压设为2.5V,所以把LM317的电压设计为2.5V为整个FPGA芯片提供工典型应用电路如图4.12所示：保证1.5A的输出电流；可调整电压输出最低1.2V,最高可以调到37V;三端稳压器LM317在输出和稳压器的末端提供一个内部参考电压1.25V,这样就可V₀=VREr(1+景)+IAp,R2式(3-1)器件设计IApr的最大值为100μA,这由于本设计需要2.5V的稳定电压，而VREF是1.25V,所以疑=1,让R2=R1=240Ω即可达到输出2.5V的电压。FPGA配置可以用专门的编程设备，也可以使用下载电缆。如Altera的ByteBlaster(MV)下载电缆与表4.3:ByteBlaster(MV)下引脚123456789器件引脚 输出配置数据输出配置时钟输出器件复位脚(该信号线的上升沿使配置开始)状态位(在配置完成后，该信号线为高)状态位(如果该信号线为低，表明在配置过程中出现错误，需重新配置)编程配置电路的设计图入图4.13所示：1.配置器件，如用EPC器件进行配置；在这6种配置模式中，PS模式可以利用PC机通过ByteBlaster(MV)下载电缆Altera器件应用ICR(电路可重配置)。在本次毕业设计中，选用第二种配置模式，即被动串行模式，配置时序如图4.14所示：正常工作状用户模式图4.14PS配置时序图周期的时钟(具体周期数与DCLK的频率有关),确保目标芯片被正确初始化，进入工作模式。由时序图可以看出，在芯片配置之前和配置之后，nCONFIG,nSTATUS,CONF_DONE都是高电平，所以需要注意的是在配置电路的设计中需要在每个配置引脚上本次设计采用的EP1K30TC144-3是贴片式的封装，引脚共有144个，所以对电路的设计有很大的要求，在设计电路中遇到很多麻烦，比如开始设计想通过布双面板，但Protel的双面板布线是以工业制板作为标准的，在自动布线的时候，在芯片中间设计板抗干扰性能，所以选用20M的有源晶振，在布线的过程中，有源晶振离FPGA芯片距是应该接地的。这一点要特别注意。比如此芯片上的CE(106脚)是应该接地。4.4.6硬件电路设计技巧但如果是手工制板，那就在布线和I/0口的使用有很大的要求，特别是在本设计中，输启动编译仿真测试和波形分析输入设计项目原建立波形仿真将设计项目设的3D功能让您在加工印制版之前可以看到板的三维效果。增强的打印功能，使您可以原理图设计系统(Designsystemofschematicdiagram),原理图设计系统用于原理图设计的AdvancedSchematic系统。印制电路板设计系统(Designsystemofprintingcircuitboard),印制电路板设计系统是用于电路设计的AdvancedPCB系统。可编程逻辑设计系统(Programmablelogicaldesignsystem),可编程逻辑设计6.1硬件电路的调试步骤6.1.1音频放大部分调试大器电源的直流稳压电源。首先，给NE5532加上+12V的电源，使之工作起来，用万在输入端输入频率为1KHz,幅度为300mV的正弦波，用示波器观察输出端的波形，可以看到输出幅度为5.3V的正弦波，正弦波中包含了很多高频干扰，这是由于周围的干6.1.2滤波部分调试电源的直流稳压电源。首先，给LM324加上+12V的电源，使之工作起来，用万用表检输入1KHZ,300mv的正弦波信号，经过音频放大电路放大后得到的1KHZ,5.3V的正弦减少输入信号的频率到10HZ,可以看到当频率减到20HZ的时候，输出信号的幅度逐渐变小，这表明高通滤波部分已实现其功能，滤掉小于20HZ的低频干扰；然后慢慢增加减小，达到20KHZ,输出信号幅度衰减到通带内的幅度的75%,大于20KZ后，输出幅度法承受这个电压就会烧掉整块FPGA芯片。在后面的毕业设计中发现，在用LM317的时输出电压随温度的变化而变化，所以换下可调电阻，用一个固定240Ω代替它，这样就这部分调试是整个调试的主体，包括对有源晶振的调试，配置电路的调试。在MAX+PlusⅡ中写一个小程序，选择器件和锁定引接PC机上的打印并行口和硬件电路板上的下载口，在配置即将结束的时候弹出配置失片的第二个引脚CONFING_DONE会跳回高电平，而硬件上的一直是低电平，经过了解，是应该在引脚上加一个1K的上拉电阻，这样在配置结束后就会变成高电平。加上拉电阻后还是出现同样的问题，查阅相关资料后知道，芯片的CE引脚是应该接地的，PS用示波器检查配置时候的5个引脚的波形符合配置时序图。这样就解决了芯片无法配置将实现AD采样的状态机程序单独写成一个文件，选择器件和锁定引脚后，配置到丢失现象，导致AD无限期等待采样开始信号CONV,而状态机又无限期等待采样结束信6.2联机调试下载电缆。按照图2.1中各模块连接顺序连接好整个采样系统，分别接上±12V的