数字系统设计 - 时序电路计数器分析及设计

时序电路计数器分析及设计

April6,20172时序逻辑电路时序电路通常包含组合电路和存储电路两部分.存储电路的输出状态反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出.任一时刻的输出信号不仅取决于当时的输入信号，还取决于电路原来的状态（与以前的输入有关）.组合逻辑电路存储电路输出方程Yi驱动方程Zi状态方程Qi输入Xi时序电路的结构框图复习ZDMC–Lec.#103FSM:有限状态机采用输入信号和电路状态的逻辑函数去描述时序电路逻辑功能的方法Mealy型输出信号取决于存储电路状态和输入变量Moore型输出只是存储电路现态的函数输出与时钟同步inputsMooreoutputsMealyoutputsnextstatecurrentstatecombinationallogiccombinationallogic复习ZDMC–Lec.#10BlockDiagramforCountersandStateMachinesZDMC–Lec.#105clearsetstheregistercontents

andoutputto0

s1ands0determinetheshiftfunction

s0 s1 function

0 0 holdstate

0 1 shiftright

1 0 shiftleft

1 1 loadnewinputleft_inleft_outright_outclearright_inoutputinputs0s1clockUniversalShiftRegisterHolds4valuesSerialorparallelinputsSerialorparalleloutputsPermitsshiftleftorrightShiftinnewvaluesfromleftorrightZDMC–Lec.#106Nthcells0ands1

controlmux0123DQCLKCLEARQ[N-1]

(left)Q[N+1]

(right)Input[N]toN-1th

celltoN+1th

cell

clear s0 s1 newvalue

1 – – 0

0 0 0 output

0 0 1 outputvalueofFFtoleft(shiftright)

0 1 0 outputvalueofFFtoright(shiftleft)

0 1 1 inputDesignofUniversalShiftRegisterConsideroneofthefourflip-flopsNewvalueatnextclockcycle:ZDMC–Lec.#107UniversalShiftRegisterVerilogmoduleuniv_shift(out,lo,ro,in,li,ri,s,clr,clk);output[3:0]out;outputlo,ro;input[3:0]in;input[1:0]s;inputli,ri,clr,clk;reg[3:0]out;assignlo=out[3];assignro=out[0];always@(posedgeclkorclr)beginif(clr)out<=0;elsecase(s)3:out<=in;2:out<={out[2:0],ri};1:out<={li,out[3:1]};0:out<=out;endcaseendendmoduleZDMC–Lec.#1084位双向移位寄存器74LS194A的逻辑图ZDMC–Lec.#109器件实例：74LS194A，左/右移，并行输入，保持，异步置零等功能ZDMC–Lec.#1010R’DS1S0工作状态0XX置零100保持101右移110左移111并行输入

ZDMC–Lec.#10计数器用于计数、分频、定时、产生节拍脉冲等分类：按时钟分同步、异步按计数过程中数字增减分加、减和可逆按计数器中的数字编码分二进制、二-十进制等按计数容量分十进制，六十进制等ZDMC–Lec.#10同步计数器同步二进制计数器同步二进制加法计数器原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：ZDMC–Lec.#10ZDMC–Lec.#10器件实例：74161ZDMC–Lec.#10工作状态X0XXX置0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数同步二进制减法计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：ZDMC–Lec.#10同步加减计数器ZDMC–Lec.#10加/减计数器加/减计数结果加/减计数器计数结果两种解决方案单时钟方式加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减器件实例：74LS191（用T触发器）ZDMC–Lec.#10工作状态X11X保持XX0X预置数(异步)010加计数011减计数双时钟方式器件实例：74LS193（采用T’触发器，即T=1）ZDMC–Lec.#10加法计数器原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。ZDMC–Lec.#10同步十进制计数器StateTableforBCDCounterZDMC–Lec.#10PresentStateNextStateOutputFlip-FlopInputsQ3Q2Q1Q0Q3Q2Q1Q0CT3T2T1T00000000100001000100100001100100011000010011010000111010001010000101010110000110110011100001011110000111110001001000011001000011001ZDMC–Lec.#10能自启动器件实例：74160ZDMC–Lec.#10工作状态X0XXX置0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数减法计数器原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。ZDMC–Lec.#10ZDMC–Lec.#10能自启动十进制可逆计数器基本原理一致，电路只用到0000~1001的十个状态实例器件单时钟：74190,168双时钟：74192ZDMC–Lec.#10异步计数器二进制计数器异步二进制加法计数器异步二进制减法计数器异步二进制加法计数器在末位+1时，从低位到高位逐位进位方式工作原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转ZDMC–Lec.#10异步二进制减法计数器在末位-1时，从低位到高位逐位借位方式工作原则：每1位从“0”变“