cadence spb快速入门教程笔记

CadenceSPB15.7CaptureCIS1-15CadenceSPB15.7CaptureCIS1-151CADENCECadenceDesignEntryCISDesignEntryHDLorcadpcbLayoutPcbEditorPcb CadencePCBPCBRouterpcbPcb SigXplorerPcbOrCADCaptureCISOrCADIOoptionsDesignoptionsSchematicPage2ctrl+Nfootprint封装，optionsPackage31、homogeneousheterogeneouspartpart会自动生成，因为完全一样。但ctrl+Nctrl+B原理图画完之后，要对各元件自动编号，在项目管理窗口选择项目，点击2homogeneous3heterogeneous4heterogeneousCannotperformannotationofheterogeneouspartJ?A(ValueRCA_Octal_stack)parthasnotbeenuniquelygroup(usingacommonUserPropertywithdifferingValues)orthedevicedesignationhasnotbeenchosenpart,并且用了多片这样的分裂元件。Cadence搞不清楚每part具体是哪个芯片的，需要手动设定partpartpartpartPropertyEditorpackage,part属于同一片芯片，就Valuevalue值。执行toolsannotatePackagingphysicalpackaging下的框里面，把5使用DesignCache61wire，90w画线，bpGn2、wire的连接方式3wire4netaliasnoconnect,叉号,73EM[0:32]EM和[7net只能在页面内部形成互联8browse命令的使用技巧1parts，使用技巧offconnector连接不同页面间的元件2netsnetnetpage3offpageconnector92net3power92net3power4flatnetsedit>find>flatnet,net号相连的都显示出来10讲元件的替换与更新1、replacecache2、updatecache3、replacecacheupdatecacheCacheCachereplaceUpgratecacheDesignCacheDesignCachecleanupcache，可以把原理图中没用到，cache中存在的备份删除掉11选择多个元件：按住ｃｔｒｌ 是移动元件，就按住ａｌｔ ｅｆｅｒｅｎｃｅｓ－－＞Miscellaneous－－＞打钩ｎｅｎｔｍｏｖｅ旋转元 选中后 12ctrl+enter 第13讲如何添加footprint属性PropertyPropertyEditorfootprint信息，属pivotoptionspackagespropertitiesreplacecache把元schematicpropertities选中多个元件，右键，editproperties,pcbfootprint,Edit或者选中整个工程文件*.dsn,右键选择editobjectpropertiesdeleteproperties,（1）propertyeditor4editobjectproperties,在弹出的表格中逐个141netlist2netlist15选中*.dsn,toolsBillsofMaterials会统计所有相同的元件的数目，比如设定打印边框或者titleblock,每个页面单独设置，右键，Schematicpagepropertiesgridreferencetitleblock。6netlist网络报表（建好封装6netlist网络报表（建好封装capture 放置互连线时的任意角 按住shift画ctrl 选中元件水平（快捷键Ｈ）或者垂直（快捷键Ｖ） partctrl+N16PCBnetlist关键器件预布局（如插口位置、高速器件布线前仿真、解空间分析，约束设计、SI仿真、PI仿真、设计调整设计输出、PCBPCB<再用仿真来验证SIPI（电源完整性）EMC简化流程【cadence12467gerberdrill1717Allegro常用软件模块介绍，各个软件模块之间的关系AllegroPCB有两种模式：layoutmodesymbolcreationmodelayoutmodesymbolcreationmodePackagesymbol、mechanicalsymbol、formatsymbol、shapesymbol、flashsymbol。AllegroDBDoctor检查。AllegroConstraintAllegro约束管理器，布局布线约束规则的创建、管理、评估、检查等，如各种物AllegroPCBEditorAllegroPCBSI等完美集成，AllegroPCBAllegroPCB电源完整性仿真工具。(15.7版本)不能仿真电源平面分割情况，可用其他工具替DesigndataForwardECOsAnalysisAllegro11Component，是带有零件序号(RefDes)AllegroAllegroComponentGate1DesigndataForwardECOsAnalysisAllegro11Component，是带有零件序号(RefDes)AllegroAllegroComponentGate1LayoutDesignLayoutLogicDesignLibraryAllegroPCBDesignAllegroPCBPhysicalAllegroPCBEditorAllegroPCBConstraintLogicAllegroDesignEntryHDL,AllegroDesignEntryCIS18AllegroPCBEditorFilechangeeditor…PinToPin18AllegroPCBEditorFilechangeeditor…PinToPin、PinToVia、ViaToVia1)ShapeClineClineSegmentCline1LineSegmentLine1RatRatsnestT-pointTTshift+cmd19shift+cmd19allegro中两个重要的概念：classsubclassCadence20AllegroIPC7351PCBMatrixIPCLPsmd焊盘制作方法。PCBeditorUtilitiesPad（option0）2、层的定义：BEGINLayer（Top）REGULAR-PADSOLDERMASK_TOP:REGULAR-PADBeginSOLDERMASKSMD原件的焊点，SMD元件放上去，通常钢模上的孔径大小会比实际焊点铜模小一FILMMASK加测点和摆放测点会用的，是测点与测点之间的安全距离。没3x00ix1,x方IPC7351标准参考编号在Assembly_Top层和Silkscreen_Top层都增加元件标号layoutLablesRefdes4.080521BGA272TI22PCBEditorPadDesignershapeshape叠加在一起，使用shapeMergeshape,将多个图形组合成一个图形建完图形是要创建成元件，FileCreatPadSymbolPadDesigner中调用该图形。SetupUserPreferencesDesign_paths下padpathpsmpath23SOIC24PQFP类型封装制作，学习引脚的旋转方法右键Rotate1mil=0.0254mm251、在PCBEditor中创建FlashSymbol，之后，Filecreatsymbol <Flash焊盘用2paddesignerFlashSymbol，制作焊盘1ReliefAnti10milTopBottomTopBottomFlashBottomFlash使用Pad Design软件制作焊盘时，执行Filecheck…,检查制作的焊盘是否有问26layerBeginend层，其NULLMechanical,不会产生标号27OutlineLine第二种，Edit—Z-copylayer,Sizecontract(收紧)和Place—Manually在advancedSetting中勾选Library,在placementList中选择Mechanicalsymbols,Packagesymbols，再选择自定MoveFind标签使用，Find标签用途相当于滤波器28讲设置层迭结构，创建电源层地层平面Setup—Cross-SectionPhysicalThickness可以影响互联线阻抗？layertypeplane,FilmtypeNegativeEdit—Z-copyFindshape,OptionsCreatdynamicroutekeepin线框29DRAWINGOPTION设置allegroimportCadencePlace—Manually查看一下30讲手工摆放零件板编辑页面右键板编辑页面右键—HideAutoHide,PCB编辑区时，OptionMirror，不勾选则放置在顶层第二种方法：Setup—DrawingOptions—Symbol—Mirror对于已摆放的元件，改变层得方法：Edit--MirrorSetup—Drawingoption—symbol,Angle批量设置旋转的角度31DesignEntryCIS中设置使能中间工具PCBEditorplace—Manually,DesignEntryCISPCBEditorSelect,Shift+s，鼠PCBEditor中点击即可放下元件32PCBEditorDesignEntryPCBEditor中在DesignEntryCIS工程管理器中，选中某页面点击Edit—Brows--parts 有零件，点击Edit—Properties—New…创建新属性保存点右侧的Setup,修改该配置文件，把配置文件中的元件属性激活，即添加CreatorPCBEditorBoard,ALLOWUserPCBEditorNetlist,File—import—logic,user-definedproperties，ImportEdge选择元件摆放的位置，topbottomleftright点击Place,即摆放完毕。33AllegroPCBEditorroom进行摆放在PCBEditor中，首先将网表导进来，首先对某几个元件设置属性，Edit—Properties—Find标签-FindBynameComponentorpinmore…把这几个元件加进来—Apply,--roomRoomValueValue的值。PCBroom，Setup—Outlines—RoomOutlines—RoomNameType电路板顶层或底层—在电路板上画矩形—ok 严格将元件放到room里 Inclusiveroom中Place—quickPlace—Placebyroom—place--34OrCADCaptureCISroom在CaptureCIS中，选中要设置的元件，右键—EditInclusiveroom中Place—quickPlace—Placebyroom—place--34OrCADCaptureCISroom在CaptureCIS中，选中要设置的元件，右键—EditPropertities—Filterby选择Cadence-Allergro,找到room属性，编辑之FilterbyCurrentProperties，Room属性会显示出来重新生成网表【选中工程文件TOOLs—CreatNetlist】PCBEditor中，重新导入网表【File–import–logic–importCadence】PCBroom，方法同上一讲。35鼠线隐藏Display—BlankRats—Al1PCB中【Place—Quickplace—placeallcomponent2PCB板OutlineFind标签中，FindbynameU1,U1就会自动挂36PCB调整元件主要用到的命令：Edit–MoveMirrorMove 13.3V37讲约束规则设置对话框简介，各部分关系--Extended--Extendeddesignrules—Spaceruleset,Physicalruleset （涉及信号完整38第二步：Edit–properties—find标签，Findbyname,nets,找到要修改的网络Apply—TableofContentsNetPhysicalType–398Mil,20Mil1Setup—Constraint—PhysicalrulesetSetValues—Add—添加过孔大小2Edit—Properties–FindFindbynameNetMore—添加电源网络—ApplyNet_Physical_TypeValue3setup—Constraint—Assignment12Mil40讲区域约束规则设置DSPBGA封装的引脚很密集，上一讲中设置的线宽太大，就不能走通了，此时，加属性AttachProperty,shapes..-,再点击下刚才画的shape—为Net_Physical_TypeNet_Spacing_Type赋值AssignmentTalbe中，设置当41打开约束管理器：Setup—ElectricalConstraintSpreadsheet…Display—ShowRats—Net,显示某一网络的鼠线Select1.Analyze—SI/EMISim—Library—Addexistinglibrry—Add添加模型Analyze—SI/EMISim—Model—autosetup模型库中已有的就自动加载了，Findmodel—ModelNamePattern，点击空model就在列表下显示出来Xnet2、Constraintmanagerobjects显示设置FilterObject3.42讲设置拓扑约束（1）select】2Logic—NetSchedule,InsertTT型连接点到两者间的距离近似相等时，3Creat—Electrical4ElectricalCset5Allconstraints—User-Defined,Object下的新命名右键，打开Sigexplor,就会显示软件提取的拓扑结构，Set—constraints—Wiring—ScheduleTemplate,VerifyScheduleyes,okFile—updateconstraintManagerlength/NetOn-lineDRC43（FlashRAMFlash2sig3SigxplorerT型点处的连线，如有必要，复制一段走线到,FlashRAMTRAM变其他颜色5Set—constraints…--wiringVerifyScheduelyes,okFile—updateconstraint60-31pass,PCB板上，就会出现效果44讲线长约束设置约束管理器—Routing—Wiring—右键某一网络sigxplorer,打开提取的拓扑结构–set—constraints—PropDelay设置线长—设置哪两个引脚间的线长RuleEditingFromto,RuleTypeLength，MinLengthMaxLength设置的线长是通过仿真得到的—ADD,约束添加成功—File—UpdateconstraintsmanagerConstraintmanager—RoutingMin/MaxPropagation中，可以看到变化在DelayAnalyze—AnalysisDelayAnalyze—AnalysisMode–PropagationDelay打开，就可以进行线长检查45讲相对传播延迟设置，即等长设置T约束管理器—sigxplorer—setconstraints—RelpropDelay1NewFromto【T型连接点到一端】Scopelocal(T型连接点的Xnet,所有设为Local,Global)DeltaTypenoneTolType【toleranceLength，Tolerance500mil—ADD23同样的名字，Scopelocal，FromtoT型连接约束管理器—sigxplorer—setconstraints—Relprop FromtoScope设为Global(T型连接点的两条线属于同一所有设为Local,若同一总线内的，设为Global)Delta 2File—updateConstraintmanager查看：在约束管理器中Routing—RelativePropagationDelay—Analyze—AnalysisModes—RelativePropagationOn-lineDRC46分对的两条网络，右键—creat—DifferentialPair–Creat1、Logic–assignDifferent2、SetupconstraintsElectricalconstraintsets—DiffPair47讲布线准备Edit—Properties—Findbynamemore选中电源和地网络Apply设置Ratsnest_SchedulepowerandDisplay—Highlight—布线准备：DRC标记显示方式Display—Highlight—布线准备：DRC标记显示方式颜色：Displaydisplay—drawingoptions—display标签—DRCMarker布线准备Display—show Blank1.2V1.8V3.3V以不同颜色高亮显示Display—Highlight—findNet，其他关闭--option标签，选择48BGARoute—Fanoutbypick—findComps,其他关闭—BGA元件Fanoutbypicksetup,对扇出进行设置49Hugpreferred遇到障碍物时，首先选用Shovepreferred遇到障碍物时，首先选用推Miter最小转角50讲走线1.拉线中换层：option另一种方式是右键另一种方式是右键—AddVia换层：右键swaplayersOptionsLinelockoffLine,BubbleShovepreferred时，Shovevias：off,Options标签下，Snaptoconnectpoint,走线到终点时单击下焊盘，自动连接到焊6.OptionReplaceetch,51done控制线带白叉，如要更换控制线，右键—changeControlTrace-点击要设的走线521. DelayDly-443.318绿色，说明当前走线位于约束规则中，但是距离最大值更近一些，443.318mil2.实时显示走线长度，allegro_etch_length_on勾选53讲差分布线方法singletracemode,两根会同时走optionViaPattern,ADD改。OptionViaswithsegments，勾选的话过孔会跟随修改54TTT型连接点标记大小修改Setup—DrawingOpion—DisplayRatT(VirtualRoute—SlideT型连接点FindRatTs,slideTT型连接点连接的线蛇形走线方法调整时序所必须的，但对信号质量会有一定的影响Route—DelayTune—Option标签中选择相关设定—点击要走蛇形线的走线，Dly窗口，OptionCentered选项，选中再画蛇形线，意思是以当前线为中心，GapDRC错误标志。StyleTrombonesawtooth,长城线对信号影响最大。Trombone,这种方式拉直线，少转角。3.Edit—Delete—FindClines【整个走线，任意形状】ViasCline3.Edit—Delete—FindClines【整个走线，任意形状】ViasCline【ClineRoute—SlideRoute—CustomersmoothRoute—miterbypickRoute—SpreadbetweenVoids有些情况下，高速走线穿越两个过孔之前的区域，皮挖空的区域，使用方法：Route—SpreadbetweenVoids—Voidclearance,即55classsubclasstopEtchtopAssignnetname,覆铜给哪个网络shapeShape—EditBoundary—点击覆铜区域,Shape—SelectshapeorVoid—点击铜皮—AssignNet，在右侧控制面板选Shape—ManualShape—Deleteislandoption设置处理哪一层—DeleteallonShape—MergeShapes—56 Display—Highlight—option标签指定颜色—FindbynetMore—AddLineOptionAntiEtchAddLineOptionAntiEtchPowerGnd】Edit—Splitplane—creat—power,--Creat,--依次为刚才分Display—ColorVisibilityShape–Deleteisland—右侧标签—Deleteall重新编号Logic—AutoRenameRefdes—Rename—Renameallcomponent—点击MorePreservecurrentprefixes保留当前前缀RefdefR1R001】--Rename按钮回注：打开原理图工程文件Tools—BackAnnotatePcbEditor标签—BackAnnotationUpdateSchematic确定Setup—DrawingOptinsUnroutednetsTools—QuickReports—UnconnectpinsreportsTools—QuickReportsShapeDynamicState可以用以上命令查看，如果没有更新，则要更新，更新方法setup–drawingoptions—如果有需要处理的铜皮，updatetosmooth按钮会高亮显示，点击之即Status标签下颜色一定都是绿色Tools—QuickReports—ShapenonetTools—QuickReports—shapeislandTools—QuickReportsDesignRulesCheck数据库检查ToolsUpdateDRCUpdateallDRCCheckshapeoutlines都勾选58讲丝印处理PinViaDisplay—ColorvisibilityGroup选择Autosilk_BottomManufacturing打开Autosilk_TopManufacture—SilkScreen，设置Packagegeometry零件外形和Designatorsilk,noneSilkscreen按钮Assembly_TopBottomsilk层混乱设置字体大小，Edit—Change—FindText,Options中，Textblock就是字体大小框选所有文字—doneMoveRotate测试点，为了调试方便，把地和每种电压都做出来，给其增加文字说明Text—ManufacturingAutosilk_TopJTAGText—ManufacturingAutosilk_TopJTAG59讲NCDRILL相关操作Manufacture—NC—NCParameter此处设置的产生钻孔文件的命令Manufacture—NC—NCDrill指定钻孔文件名及路径—slot，钻孔文件对其不标注，采用下面的处理方式：ManufactureNCNCRouteRoutePCB生产厂PCBoutline内会显示出钻孔图60Undefinedlinewidth6mil8milPlotmode,VectorbasedpadbehaviorRs274x可选流程，新手可不进行这一步Setup—Areas—PhotooutlineManufacturePhotoplot_outlinePCB【BoardGeometryPackageGeometry下各有一个】--ManufacturingGroup下选AutoSilk_topManufacture—Artwork—top,Add,--SilkScreen_topstackupGrouppinvia下soldmask_topGeometryGroupBoardgeometryPackagegeometrysoldmask_top同样方式制作顶层底层助焊层stackupGrouppin和via下pastemask_topGeometryGroupBoardgeometryPackagegeometrypastemask_topoutline边框ManufacturingNClegend1-4GeometryFilm做好，要修改时，右键，display,pcbfilmoutlineoutline,film,matchManufacture—Artwork–selectall–勾选Creat需要提供给PCB生产厂商的有 checkdatabasebeforeArtwork点击 CadenceSPB15.7原理图设计：1CadenceSPB15.7原理图设计：1——161231、homogeneousheterogeneous2homogeneous3heterogeneous4heterogeneous56讲同一个页面内建立电气互连2、wire的连接方式3wire4netalias7讲总线的使用方法8讲browse命令的使用技巧1parts，使用技巧4DRCmakers，使用技巧92net44flat101、replacecache2、updatecache3、replacecachepdatecache区别1112讲13footprint（1）（2）4检查元件封装信息是否遗漏的快速方法14讲生成网表1netlistDRC检查；2netlist方法15讲后处理生成元件清单有两种方式：一种是选中*.dsn，Reports-CISBillofMaterials里面，PCBFootprintItemNumberExcel表格里面；另一种是选中*.dsn，选择toolsBillsofMaterials会统计所有相同的元件的数目；File-Print设定打印边框或者titleblock,每个页面单独设置，右键，Schematicpagepropertiesgridreferencetitleblock。PCB设计：16——601622、PCB5、布线前仿真，解空间分析，约束设计，SI仿真，PI11、设计输出、PCB12、PCB功能调试、性能测试。7gerber文件、drill17Allegro常用软件模块介绍，各个软件模块之间的关系AllegroPCBcreationmode。mode模式下。symbolmodePackagesymbol、mechanicalsymbol、formatsymbolshapesymbol、flashsymbol。PadstackDesigner:DBDBDoctor检查。AllegroConstraintAllegroPCBEditorAllegroPCBSI等完美集AllegroPCBAllegroPCBEditor中用自动布线命令调出来。这个布线工具名气很大，对于简单AllegroPCBAllegroAllegroPCB18讲AllegroPCBEditor软件操作界面介绍command里面直接拖拽上去。Options19allegro中两个重要的概念：classsubclassAllegroclasssubclass种类繁多，要弄清每一个是做什么用的。20讲Allegrosmd制作焊盘PadDesigner里面的Parameters-Type-Through表示通孔类Multipledrill-Enabled；Layers里面上面是焊盘所包含的各个层，后面的散热焊盘和隔离焊盘不用设置；SOLDERMASKPASTEMASK一般也要设0.1mm即可；SOLDERMASKPASTEMASKTOP层；照什么形式排列，Rectangular是按照直线排列，Polar是按照弧形排列；下面的placebound，即安装区；其它是可选的；<1>PackageGeometry-Assembly_TopAdd-Line<2>丝印层元件的外形Add-LinePackageGeometry-<3>placeboundAdd-RectanglePackageGeometryref即可；行修改，但不能直接修改.psm文件；08052121BGA272TI<2>placeboundIPC<3>Silkscreen_Top4-8mil0.2mm即可，丝印0即可；<5>Assembly_Topref即Silkscreen_op22讲如何创建自定义形状焊盘个，Shape-MergeShapes，然后依次点击图形就会融合为一体，File-Create0.1mm0.1mm即可；PadDesigner里面参数设置同前面一样，LayersBEGINLAYER选择刚刚建PCBEditorSetup-UserPreferences设置一下工作路径，左侧下Design_pathspadpathpsmpath添加一下路径即可；23SOIC24PQFPRotationRotation，然后左键确定；通常QFP封装的丝印层在四个拐角画四个小折即可，也可以在里面直接画2510-12milFLASH焊盘，即通常所说的花焊盘，FLASHFLASH；FALSH；Cadence自带的制作向导；26讲包含非电气引脚的零件制作方法27讲如何创建创建电路板Add-LineclassboardManufacture-Dimension/Draft-Chamfer/Fillet45度角，后PackageKeepin区域；Place-28Edit-Z-CopyFindShapes，Options选择好！29讲导入网表，栅格点设置，DRAWINGOPTION设置30讲手工摆放零件先打开原理图工程，进行设置，选中dsn工程，Options-Preferences-PCBEditorSelect选项，点击后将32AGE=YESPCBEditorBoard，添加好自己输入输出Board的位置，一定要选上AllowDefindPropertiesDefindPropertiesPCBEditorFile-Import-Createuser-definedpropertiesImportCadencePlace-Place-OK；33AllegroPCBEditorroomroomroom属性，赋给它一个值，也roomroomEditorPCBEditor里面，Edit-PropertisFindByName里面选择Setup-Outlines-RoomOutline；Place-QuickplacePlaceby34OrCADCaptureCISroom表选择Cadence-Allegro，找到ROOM，修改值；切换到下拉列表中的CurrentOutlinePlace-byroom；35Symbol(orPin)，在下面直接输入元件编号即可；36PCBDSP，上拉下拉电阻可以稍稍随意一些摆放；37Setup-ConstraintsDRC检测，线间距、38ConConstraintsSetvalues，先在上面取一个名字，ADD进去，然后PopertisNets属性，Net_Physical_TypeSetup-Constraints中拓展设计Assignmenttable，将刚刚设置的属性选择为第一步设置39Setup-ConstraintsSetvalues；40讲区域约束规则设置AreasAddshapePCB上面画出想要规定的区域，画好之后给这个shape增加一个属性，点击Add下面的AttachNet_Spacing_ype41ModelX-Net；ConstraintmanagerobjectsobjectsFilterBus42讲设置拓扑约束（1）RAMFLASH上面，从端接电阻出来的走线到两者Display-ShowRats-NetSetup-ElectricalConstraintSpreadsheetSelectPCB上面显示出来该网络，结束显示走线的命令，Logic-NetSchedule编辑拓补结构，InsertTTT型连接点点击一下，再去点击第三个引脚，右击Done，T型连接就接好了；其ECSetCopyConstraintsFrom，取一个名字；创建好之后将剩余的地址线也设置按ElectricalCSetReferences，选择刚才所设RAMFLASHRAMFLASHElectricalScheduleTemplate，VerifyScheduleYesOKFile-UpdateAnalyze-AnalysisMode-DRCModesStublength打开，最下43（Display-ShowRats-Net，打开约束管理Setup-ElectricalConstraintSpreadsheetSelect；显示出来之后回到约束管理器右击数据总线点击SigXplorer，需要按照我们想要的拓补结Set-Constraints-Wiring，ScheduleTemplate，VerifySchedule44讲线长约束设置之前设置好拓补结构，约束管理器里面Setup-ElectricalConstraintSpreadsheet-ElectricalConstraintSet-AllConstraints-UserDefined找到之前设置的总者是引脚到引脚之间的延迟，FromTo是选择所要设定哪两个元件之间的走线(DSPRAM)，从左边将其选入，RuleType选择是按照延时还是长度进行设置，Add，在上面的框OKFile-UpdateConstraintManager更新到约束管理器；回到约束管理器Net-Routing-Min/MaxPropagation，可以看到设置好的走45约束管理器里面Setup-ElectricalConstraintSpreadsheet-ElectricalConstraintSet-AllConstraints-UserDefined，右键单击SigXplorer打开拓补约束图，Set-PropDelay（元件，ScopeLocalT型分支，Global指的是所有数据DSPRAM等长，DeltaTypeDelta可以不管，TolTypeLength，AddNew字，ScopeGlobalOKFile-UpdateConstraintManager更新到约束管理器，设置完之后可以在约束管理器Routing-RelativePropagationDelay中查看；46讲差分规则设置Create，Close就创建好了差分对；设置差分对约束规则必须先创建好Net-Routing-DifferentialPair，找到刚才设置好的差分对直接设置数值即OK。47Edit-PropertiesFindNetmore里面将电源地网络选ApplyPCB 里面选中Ratsnest_Schedule，在右侧将其值设置为布线准备：DRCSetup-DrawingOptions-DisplayDRCmarkersize；Display-ShowRatsDisplay-BlankRats；然后点击原件即48BGAfanoutfanout器Setup-ElectricalConstraintSpreadsheet，暂时的把电源地的约束规则去掉，fanoutFindViasClines，此时高亮显示起到作用，可以看出哪些是电49Route-ConnectAlt表示打个过孔之后换到哪一层；ViaSetup-Constraints里面设置；Net表示当前你所拉线的网络，若果拉多根线的时候，会MiterRadius，是指转角的最小尺度；Linewidth是走线的宽度设置，若果该处设置与物理约束有冲突的话，拉出线来就会DRC错误；Bubble指的是走线的时候若遇到过孔、引脚或者元器件的处理方式；Gridless指布线的时候是否吸附到栅格点上面，不在栅格点上面的时候可etch指替换走线；50Addvia；走线：控制线宽LinewidthShovevias是指能否推挤过孔，off是不能推挤，Minimal优选选择抱紧，然后推挤，Full优先选择推挤；走线：抓焊盘Snaptoconnectpoint走线：替换走线Replaceetch，再次从该引脚Finish51讲群组布线TraceMode之后，将其处理完再取消；52RAM在布线时会给一个相对延时的属性，即等长设置，通常 Preferences Preferences，左侧下拉列表选择Etchallegro_dynam_timing打开，此时画数据线时会动态的显示一个相对延时窗口，Dly和数字靠右侧显示（正值，数字表示超出最大长度的值，单位是我们设置的走线长度单位，刚开始走线时会显示黄色，Dly和RDly和下面显示的意义是一样的；2. Preferences，左侧下拉列表选择Etch53讲差分布线方法边缘耦合差分对，走线在同一层；SingleTraceViaVia54TSetup-DrawingOptions-DisplayT型连接点的大小；T型连接点可以看做Route-SlideFind里面选择线，T型连接点会跟随移动；线的那条线，拉出一个框，就会自动布成蛇形走线；右侧Options里面选中AllowDRCsDRCDRC错误DRC错误的情况下不会出现蛇形走线；Route-SpreadBetweenVoids是用在两个过孔之间有信号线，由于过孔挖掉铜皮会对信号产生就会根据该距离自动布线满足这个要求；Route-Gloss是批处理，最好不用；55讲铺铜操作FLASH没做的话，画出的板子是废的！Shape-Polygon多边形/Rectangular矩形/CircularOptions里面选ClassSubclass，Type是铺铜类型，Assignnetname是需要铺铜的网络，选shapeType是编辑Edit-DeleteFind里面选择铺铜时忘记指定网络，在画好之后不必删除重新画，Shape-SelectShapeorShape-ManualVoid-Polygon多边形/Rectangular矩形/Circular圆形，然后点allonlayer就会删除该层的所有孤岛；Shape-Polygon多边形/Rectangular矩形/CircularOptions里面选ClassSubclass，TypeStaticsolid，Assignnetname8.8.shape重叠，所以要将其合并，Shape-MergeShapes，56OptionsFindFindByName选择Net，单击More找到要高亮显示的网络名称，依次将所有的电源网络高亮显示Add-LineOptions里面ClassAntiEtch，SubclassPower，下面还有线形、线宽、角度的选择，RouteKeepin的区域，画出板框没有问题；划分好之后进行铜皮的分割，Edit-SplitPlane-Create，弹出的对话框中选择Create，此时弹出对话框对分割的每一个OK就会将其分割好，动态的分割可能会出PCBLogic-AutoRenameRefdes-RenameRenameallcomponents，More里面会有编号的设置选项；PCB上面重新编号之后，要打开UpdateSchematicReports（ShapeDynamicState，检测在更新时动态铜皮发生Setup-DrawingOptions-Status里面，最下面的UpdateToSmooth会显示出来，进行更新即可，出板之前保证Setup-DrawingShapeShapeIslands检测孤岛，DesignRulesCheckReportDRC检查；数据库检查将所有的错误排除掉，Tools-DatabaseCheck，两个选项都选上，58Edit-ChangeFindtext，OptionsSubclass不选，下面设置Text5959NCDRILLClose之后就会将这些参数保存成文件，该文件和光绘文件一起给生产厂家；产生撰孔文件的命令式Manufacture-NC-NCDrill，可以设置参数，最好按照默认DrillingLayerpair，如果采Bylayer，设置好之后直接点Drill；Manufacture-NC-NCDrill只处理圆形撰孔，若果有长方形或者椭圆形的Manufacture-NC-NCRoute即可，可以直接生产，也可以设置一下开槽路径，Setup-Subclasses-BOARDGEOMETRY可以进行添加，然后Add-LineOptionsBoardGeometry，打开刚才添加的那一层，然text1即可，最终生成的文件可能会有图，Display-Color/VisibilityGlobalvisibilityAllInvisible，GroupGeometryOutline，只留下一个电路板的边框，然后执行Manufacture-NC-DrillLegendOKPCB上面鼠标会挂一个方PCB板子上显示出所有的撰孔图，表格里面是类型和数量；60面有的最后都可以产生光绘文件，Checkdatabasebeforeartwork，在出光绘前做数据库检查，最好选上检查一次，右侧有三个关键的地方，UndefinedlinewidthPCB上面没有设置线宽的一些文字性的东西或者其他东西设置一个线宽，Plotmode是指这一层用正片还是负片，Vectorbasedpadbehavior，现在被大多RS274X，当我们用这种格式出光绘文件时必须选上Parameters里面设置一些参数；Setup-Outline如果想出顶层的丝印层，要将这些信息打开，Display-Color/Visibility面全部GlobalvisibilityAllInvisibleGroup-Geometry里面选择Silkscreen_opackageAddfilmfilm；PCB，要出光绘文件的是：具有电气特性的信号层，电源地层，另外一种添加方法，Manufacture-Artwork-FilmControl里面右击任意一个将Display-Color/VisibilityGlobalvisibility里Soldermask_op和Package和PackageGeometry下面选择Soldermask_Top，将这些选好之后，回到Manufacture-Artwork-FilmControl里面选中顶层阻焊层的名字右键单击选择加焊层信息Display-Color/Visibility中Group-Geometry里面的PackagePastemask_Top，然后按照上述方法即可；Display-Color/VisibilityGroup-ManufacturingNclegend-1-4Group-Geometry里面BoardGeometryOutline将边框打开，然PCBfilmDisplay-Color/Visibility中，Group-GeometryBoardGeometryOutline将边框PCB创建光绘文件之前一定要好好检查每一个film里面的信息是否正确，右侧allCreateArtwork；PCB厂商的文件有刚刚创建的.art文件、.drl文件、.rou文件，还有几个参数配置文件：art_param.txtnc_param.txt；3、AllegroAllegroDesignObjectFindFilterGroups(1个或多个元件设定为同一组群)Comps（Allegro元件）Symbols（Allegro元件）ClineSegs(clines中一条没有拐弯的导线)OtherSegs(line中一条没有拐弯的导线)RatTs（T型飞线）FindByName选项类型选择：Net网络；Symbol符号；Devtype设备类型；Property属性；Group分组类别选择:Name（在左下角填入）元件名称；List列表；ObjecttypeView栏Conductors栏：针对所有走线层做开和关Planes栏：针对所有电源/地层做开和关Etch栏：走线PinViaDrcAll栏：所有层面和标示Allegro环境.dra(SymbolsPad的可编辑保存文件.pad（Padstacksymbol时可以直接调用.psm（Library文件，保存一般元件.osm(Library文件，保存由图框及图文件说明组成的元件.bsm(Library文件，保存由板外框及螺丝孔组成的元件.fsm(LibraryPadstackThermal.ssm(Library.mdd(Librarymodule.tap(NCdrill数据的文件.scr（Scriptmacro文件.color(view层面切换文件.jrl(Allegro的事件的文件 DefaultsymbolheightEnhancedDisplayDisplaydrillholes:显示钻孔的实际大小Filledpadsviapin由中空改为填满Clineendcaps：导线拐弯处的平滑Thermalpads：显示NegativeLayer的pin/via的散热十字孔设定TextSize（setup\TextSize. 设定格子（setup\grids.Gridson:Gridson:AllEtch:走线层Subclasses选项（set