三维集成电路 第3部分：硅通孔模型及测试方法 征求意见稿

1GB/TXXXXX—XXXX/IEC63011-3:2018三维集成电路第3部分：硅通孔模型及测试方法本文件详细描述了传输和接收数字数据的硅通孔（TSV）电气特性的参考模型，用于三维集成电路（3DIC）接口设计，并介绍了3DIC中表征TSV特性的电阻和电容测试方法。本文件涵盖的三维集成电路规范如下：.应用：数字消费和移动设备；.工作电压：0.1V到5.0V.工作频率：小于2.0MHz本文件不讨论测试设备。图1给出了一个多芯片互连系统的典型实例，用于本文的说明。图1多芯片互联系统的示例2规范性引用文件下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款。其中，注日期的引用文件，仅该日期对应的版本适用于本文件；不注日期的引用文件，其最新版本（包括所有的修改单）适用于本文件。GB/T43536.1-2023（IDTIEC63011-1）三维集成电路第1部分：术语和定义3术语和定义下列术语和定义适用于本文件。3.1缩略语3DIC：three-dimensionalintegratedcircuit三维集成电路2GB/TXXXXX—XXXX/IEC63011-3:2018ASIC：applicationspecificintegratedcircuit专用集成电路NMOS：N-channelMOSFETN沟道MOSFETPMOS：P-channelMOSFETP沟道MOSFETSoC：systemonchip芯片级系统TSV：through-siliconvia硅通孔LSI：verylargescaleintegration大规模集成电路4用于制定TSV特性的测试方法4.1供应链和TSV电路模型有关TSV电路模型的三维IC供应链如图2所示。逻辑芯片和三维堆叠的制造商提供TSV模型。电路模型根据实际实验结果确定。图2三维IC供应链模型4.2TSV电气特性参考模型图3所示的TSV电气特性的参考模型由电容（Cv）和电阻（Rv）组成。Cv是总电容，由氧化层电容（Cox）、耗尽层电容（Cdep）和边缘电容（Cfr）组成。Cox和Cdep是TSV和半导体衬底之间的电容，由于耗尽层的存在，取决于施加在TSV上的电压。Cfr是凸点和半导体衬底之间的边缘电容。Cdep的节点通过衬底接地。当TSV间隔很小时，建议采用耦合模型。表1显示了模型标准化的原则。电路定义描述了所提出模型。器件结构是使用所提出的模型所必需的结构。测试方法描述了用于测试的设备结构和操作方法。TSV模型的参数依据TSV及其周围结构导出。附录A中给出了一个典型概念的示例。3GB/TXXXXX—XXXX/IEC63011-3:2018图3TSV电特性模型表1模型标准化原则项目子项原则电路定义参数电阻以平均值定义电容以所测波形定义移除边缘电容电感不包含在内，因为影响很小每个应用的模型未定义器件结构TSV周围未定义当TSV间距很小时，推荐耦合模型半导体衬底供电情况衬底接地所定义的TSV电路模型在衬底未连接电源时不适用半导体衬底P型测试条件衬底TSV阵列单TSV和阵列TSV有区别频率测试电容对于频率的特性测试电容对于电压的特性4.3TSV电气特性的测试方法4.3.1概述TSV的电气特性应在规定的条件下进行测试。4.3.2电阻测试4GB/TXXXXX—XXXX/IEC63011-3:2018TSV电阻（Rv）由LSI互连体电阻、TSV电阻、凸点电阻及其接触电阻组成，通过四点法测试得到。恒流（I）通过连接到端子1A和端子1B的电源线提供，连接到端子的线缆之间产生的电压（V）由电压表测试，如图4所示。根据欧姆定律，第一个芯片（R1）上的电阻定义为V/I。基于相同的设置，获得第一芯片和第二芯片的电阻（R2）。TSV电阻（Rv）定义为（R2-R1）/2。此方法仅适用于第二个芯片与第一个芯片基本相同的情况。为尽量减小测试误差，电压测试接线应尽可能靠近。TSV电阻(Rv)定义为Rv=R2-R1/2,其中R1是第一个芯片中的电阻,R2是第二个芯片中的.图4电阻测试方法4.3.3电容测试TSV电容（Cv）通过抗测试获得。电极1A和电极1B之间的总电容（C1）由阻抗计测试，表示为信号频率（f）和直流电压（Vdc）的函数，如图5所示。该电容（C1）由TSV电容（Cv）和由测试布线和实验装置引起的寄生电容（C2）组成。因此，TSV电容（Cv）由C1-C2给出。电极2A和电极2B之间的寄生电容（C2）通过测试没有TSV和bump的结构的阻抗获得。建议采用TSV阵列以减小寄生电容。TSV电容（Cv）由C1-C2给出，其中C1是电容，C2是寄生电容。图5电容测试方法5GB/TXXXXX—XXXX/IEC63011-3:2018S参数是TSV的高频特性，使用矢量网络分析仪（VNA）测试。将四个TSV中每两个在背面短接形成一对地线和信号线，如图6a）所示。测试中使用了两个地-信号（GS）接触式微波探针，探针间距与TSV间隔（200μm）相对应。在使用校准衬底进行开路、短路和负载校准，进行TSV的S参数测试。S21、S11的典型测试结果如图6b）所示。6a）S参数测试方法6b）S参数评估结果图6衬底未接电源时TSV电气特性的测试方法6GB/TXXXXX—XXXX/IEC63011-3:2018（资料性）解释说明A.1设定目的传统的多芯片互连规范应用范围有限，不适用于SoC和ASIC的互连。由TSV和微凸点实现的互连技术的广泛应用改变了互连的方法。大范围的I/O可以将片上总线提取到外部连接，小尺寸的TSV和微凸点可以实现低电容负载接口。这两种技术允许将片上信令用于多芯片信号接口。附录A既没有描述TSV和微凸点技术，没有从封装技术的层次描述如何实现多芯片模块，也没有介绍转接板材料。附件A仅作为一个参考。A.2TSV模型的参考尺寸下表A.1给出了TSV模型的参数和参考值。TSV模型的结构如图A.1所示。表A.1TSV模型的参数和参考值模型参数参考值尺寸20µmto30µmPre-metal介质介电常数厚度TSV直径长度25µmto50µmTSV互连介电常数4.5厚度0.5µm背面凸点尺寸背面ILD介电常数4.5厚度未指定R正面凸点-LSI互连接触电阻LSI互连-TSV接触电阻TSV2.0µΩ·cm直径长度25µmto50µmTSV-背面凸点接触电阻正面凸点/背面凸点厚度GB/TXXXXX—XXXX/IEC63011-3:2018尺寸结构注C1LSI互连线与半导体衬底之间的边缘电容；C2TSV与半导体衬底之间的电容；C3凸点与半导体衬底之间的边缘电容；R总电阻，包括凸点和TSV。图A.1TSV模型的结构A.3其他事实注意事项当芯片键合完成后，上芯片的相对位置固定了，使用电容或电感耦合的校准测试就不适用了。为了测试堆叠芯片的校准质量，需要另一种静态的测试方式。图A.7给出了最终测试方法的一个例子。多个TSV在每个层中的位置都有所不同。如果中心的TSV完全对齐，则非中心位置的TSV对的偏移量会增加，最终两个断开的TSV会出现在离中心TSV相同的距离。相反，如果上层芯片向右偏移了，则相通的TSV连接的位置会偏离中心。偏移量则代表了失准量。A.3.1概述78GB/TXXXXX—XXXX/IEC63011-3:2018第A.3条描述了在3-DIC中实现多芯片互连的其他物理建议。A.3.2遮挡区A.3.2描述了遮挡区（KOZ）的评估标准。TSV制造引起TSV周围的机械应力。这种应力导致晶体管电流变化。KOZ存在于每个TSV周围的区域，晶体管必须远离该区域，以确保它们就不会受到TSV引起的应力的影响。表A.2和图A.2定义了影响KOZ的参数。TSV边缘到晶体管扩散区上栅极边缘的距离定义为尺寸D。当尺寸（D）为特定值且晶体管的电流最多变化n%时，尺寸（D）被定义为KOZn。表A.2影响KOZ的参数项目子项参数参考值芯片堆叠结构正面凸点尺寸材料Cu/SnAg-Cu背面凸点尺寸材料Cu/Au-NiTSV尺寸材料单个/阵列填充树脂材