第7章宏模块与IP应用

第7章宏功能模块与IP应用本章主要内容：1、介绍LPM(LibraryofParameterizedModules）宏功能模块应用

2、IP核应用重点掌握：使用QuartusⅡ定制、设计LPM7.1宏功能模块概述

算术组件

累加器、加法器、乘法器和LPM算术函数。门电路多路复用器和LPM门函数。

I/O组件时钟数据恢复(CDR)、锁相环(PLL)、双数据速率(DDR)、千兆位收发器块(GXB)、LVDS(LowVoltageDifferentialSignal)接收器和发送器、PLL重新配置和远程更新宏功能模块。存储器编译器FIFOPartitioner、RAM和ROM宏功能模块。存储组件存储器、移位寄存器宏模块和LPM存储器函数。■

Altera提供的宏功能模块与LPM函数：7.1宏功能模块概述

7.1.1知识产权核的应用

■

知识产权核简介:1、IP核的优势：使用IP核进行系统设计可以提高设计性能，降低开发成本，设计周期短、灵活性强，仿真方便，降低设计风险。2、Altera为用户提供三类IP：

（1）基本宏功能(Megafunctions)：是针对其目标器件进行优化过的模块，性能更高，使用资源更少，可用于实现基本的逻辑功能。（如RAM块、DSP块、LVDS驱动器、锁相环及高速收发电路等）。包括两类：①

Altera

专有的宏功能，以ALT开头进行标注，②LPM(LibraryofParameterrizedModules)

参数可设置模块库。（2）MegaCore（宏功能核）--是由多个不同设计文件组成，用于复杂系统级函数的预验证HDL设计文件，可利用MegaWizardPlug-inManager进行参数设置。（3）AMPP(Altera

MegafunctionPartnersProgram)程序

—用于建立QuartusⅡ配用的宏功能模块。

3、知识产权核：AMPP宏功能模块程序MegaCore函数OpenCore评估功能OpenCorePlus硬件评估功能■

知识产权核简介:7.1.2MegaWizardPlug-InManager使用■MegaWizardPlug-InManager向导位于QuartusⅡ中。■作用：

7.1宏功能模块概述

见表7.1.2.1

(1)帮助用户自如的为自定义宏功能模块变量指定选项，为参数和可选端口设置数值。

(2)MegaWizardPlug-InManager向导为用户生成的每个自定义宏功能模块变量而生成的文件，7.1.3如何对宏功能模块进行例化

由MegaWizardPlug-InManager工具：建立宏功能模块建立包含宏功能模块实例的VerilogHDL和

VHDL包装文件建立组件声明文件（用VHDL）在设计中使用该文件。7.1宏功能模块概述

■对宏功能模块进行例化途径(在QuartusII中):

①

在“BlockEditor”中直接例化；②

在HDL代码中例化；

③在QuartusII中对Altera宏模块和LPM函数进行例化。

④

在MegaWizardPlug-InManager向导中进行参数化并建立包装文件；1、在HDL代码中例化例化步骤：计数器乘-累加器和乘-加法器加法/减法器RAM乘法器移位寄存器

2、使用端口和参数定义例化方法同上，只采用调用函数方法，如MegaCore函数等。3、使用端口和参数定义生成宏功能模块

在QuartusⅡ用Analysis&Synthesis自动识别的宏功能模块，Altera映射到宏功能模块包括：7.1.3在QuartusII中对宏功能模块进行例化■(在QuartusII中例化途径):7.2宏模块应用实例

7.2.1正弦信号发生器设计

ROM存放正弦波形数据:（设：6位地址线，8位数据线）■组成

地址发生器：计数器(6位）

VHDL顶层文件■输出频率：f=f0/64f：输出频率

f0：计数器时钟频率1、工作原理说明第7章宏功能模块与IP应用ff02、正弦信号发生器结构框图7.2.1正弦信号发生器设计第一步：定制初始化数据文件

7.2.2设计步骤

1、建立mif格式文件方法：法①：Quartus

中利用New-Other-MemoryInitializationfile法②：其它编辑器设计见例7-1法③

：C语言设计

见例7-2

等等。2．建立.hex格式文件方法：（1）建立.mif格式文件

（2）建立.hex格式文件

法①：Quartus

中利用New-OtherFile-Hexadecimalfile

见图7-2法②：利用8051单片机编辑器设计

见图7-37.2宏模块应用实例

第二步：定制LPM_ROM元件，并把编好的数据文件链接上定制正弦信号数据ROM宏功能块，将波形数据加载到ROM中。1）创建LPM宏功能模块：用QuartusⅡ中Tool中选择

MegaWizardPlug-inManager弹出框:定制新的宏功能块

7.2.2宏功能块设计步骤点击注意：数据文件最好放在项目目录之下的子目录中。2）LPM宏功能块设定框：7.2.2宏功能块设计步骤找到ROM存放的位置并键入名称点击NEXT注意：要指定数据文件存放的位置3）选择data_rom模块数据线和地址线宽度

7.2.2宏功能块设计步骤存储器容量4）选择地址锁存信号inclock或其他控制端子7.2.2宏功能块设计步骤选则更多信号端5）调入ROM初始化数据文件并选择在系统读写功能7.2.2宏功能块设计步骤找事先编写的ROM数据文件允许在系统读写处打√完成

6）LPM_ROM设计完成后所需的设置框

—对大多器件以下设置可以省略，只有采用CycloneⅡ需要以下设置。7.2.2宏功能块设计步骤注释：生成的ROM文件可以打开，打开文件方式：键入：init_file=>“文件的目录及名称”或直接从File\open即可。书上给出了ROM文件内容：P167.[7-3]—自看第三步：完成顶层设计LIBRARYIEEE;--正弦信号发生器源文件USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSINGTISPORT(CLK:INSTD_LOGIC;--信号源时钟

DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--8位波形数据输出END;ARCHITECTUREDACCOFSINGTISCOMPONENTdata_rom

--调用波形数据存储器LPM_ROM文件：data_rom.vhd声明

PORT(address:INSTD_LOGIC_VECTOR(5DOWNTO0);--6位地址信号

inclock:INSTD_LOGIC;--地址锁存时钟

q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENT;SIGNALQ1:STD_LOGIC_VECTOR(5DOWNTO0);--设定内部节点为地址计数器

BEGINPROCESS(CLK)--LPM_ROM地址发生器进程

BEGINIFCLK'EVENTANDCLK='1'THENQ1<=Q1+1;--Q1作为地址发生器计数器ENDIF;ENDPROCESS;u1:data_romPORTMAP(address=>Q1,q=>DOUT,inclock=>CLK);--例化END;7.2.2宏功能块设计步骤1）正弦信号发生器顶层文件建立2）顶层设计进行编译3）顶层设计仿真测试7.2.2宏功能块设计步骤利用嵌入式逻辑分析仪获得的波形1）正弦波形为输出信号2）三角波形为地址发生器输出波形4）生成的RTL图7.3在系统存储器数据读写编辑器应用

第7章宏功能模块与IP应用1）作用：在线读写编辑器,直接通过JTAG口读取或改写FPGA中ROM、RAM中的数据，读取过程不影响FPGA工作状态。2）使用：打开在系统存储单元编辑窗口：

用QuartusⅡ中Tool中选择in-systemmemorycontenteditor项进行硬件和通信口模式设置。

图7-133）注意：要联通硬件使用。7.4编辑SignalTapII的触发信号

第7章宏功能模块与IP应用--SignalTapII是嵌入系统逻辑分析仪SignalTapII的触发信号编辑：选择高级触发条件选择采样速率7.5其它存储器模块的定制与应用

7.5.1RAM定制

---步骤同ROM第7章宏功能模块与IP应用7.5.1RAM定制

7.5其它存储器模块的定制与应用编译仿真LPM_RAM的仿真波形7.5.2FIFO定制7.5其它存储器模块的定制与应用先进先出存储器定制用法同上。FIFO编辑窗

7.5.2FIFO定制7.5其它存储器模块的定制与应用FIFO的仿真波形7.6流水线乘法累加器的混合输入设计

设计方案见[图7.6.1]（1）用VHDL设计16位加法器。

■16位加法器源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER16BISPORT(CIN:INSTD_LOGIC;A，B:INSTD_LOGIC_VECTOR(15DOWNTO0);S:OUTSTD_LOGIC_VECTOR(15DOWNTO0);COUT:OUTSTD_LOGIC);ENDADDER16B;ARCHITECTUREbehavOFADDER16BISSIGNALSINT:STD_LOGIC_VECTOR(16DOWNTO0);SIGNALAA,BB:STD_LOGIC_VECTOR(16DOWNTO0);BEGINAA<='0'&A;BB<='0'&B;SINT<=AA+BB+CIN;S<=SINT(15DOWNTO0);COUT<=SINT(16);ENDbehav;

第7章宏功能模块与IP应用7.6流水线乘法累加器的混合输入设计

加入LPM元件步骤

：在弹出的Symbol框中\选择QuartusⅡ安装目录找到：/libraries\megafunctions\arithmetic\lpm_mult\ok进入LPM编辑窗（2）顶层原理图文件设计。

■在原理图编辑窗加入各元件■将LPM乘法器设置为流水线工作方式（2）顶层原理图文件设计7.6流水线乘法累加器的混合输入设计

其他模块按照顶层设计的电路一一提取，并连接完成，再编译仿真，下载即完成全部设计。7.7LPM嵌入式锁相环调用

7.7.1建立嵌入式锁相环元件

■

选择输入参考时钟为20MHz第7章宏功能模块与IP应用时钟为20MHz7.7LPM嵌入式锁相环调用

7.7.1建立嵌入式锁相环元件

■

选择控制信号

7.7.1建立嵌入式锁相环元件

■

选择c0的输出频率为200MHz

7.7LPM嵌入式锁相环调用

7.7.2测试锁相环

7.7LPM嵌入式锁相环调用

■

PLL元件的仿真波形

7.7.2测试锁相环

…;ENTITYDDS_VHDLISPORT(CLKK:INSTD_LOGIC;--此时钟进入锁相环

clk:INSTD_LOGIC

FWORD:INSTD_LOGIC_VECTOR(7DOWNTO0);…;ARCHITECTUREoneOFDDS_VHDLIS

COMPONENTPLLU--调入PLL声明

PORT( inclk0:INSTD_LOGIC:='0'; c0:OUTSTD_LOGIC );ENDCOMPONENT;COMPONENTREG32B…;BEGIN…;u6:SIN_ROMPORTMAP(address=>D32B(31DOWNTO22),q=>POUT,inclock=>CLK);--ROM例化；u7:PLLUPORTMAP(inclk0=>CLKK,c0=>CLK);--锁相环例化；END;

●

单频率输出应用PLL的示例：7.8IP核NCO数控振荡器使用方法（略）第7章宏功能模块与IP应用安装NCO核框7.98051单片机IP核应用电路示例第7章宏功能模块与IP应用7.98051单片机IP核应用单片机I/O口设置成双向口的电路框7.98051单片机IP核应用设置FPGA的总线口输出为上拉框7.98051单片机IP核应用LPM_ROM初始化文件路径框7.98051单片机IP核应用TEST1.asm汇编程序7.98051单片机IP核应用下载汇编程序HEX代码框附加内容---了解7.10NiosII片上系统设计1NiosII软核处理器简介2片上系统开发流程3片上系统设计4.系统软件设计

NiosII（CPU）：通用的RISC结构的软核处理器。包括三种核心：快速型内核（NiosII/f）、经济型内核（NiosII/e）标准型内核（NiosII/s）三种内核都具有：32位处理器单元，32位地址和数据总线，32位的通用寄存器、32个外部中断源。根据系统需要可以选择不同的类型，既满足系统的性能又降低了系统的成本。1.NiosII软核处理器简介：2片上系统开发流程3.片上系统设计---利用sopcbuilder构建所需的CPU。

---利用sopcbuilder构建所需的CPU。

生成的NiosII处理器软核4.系统软件设计

本章结束打开，利用该平台采用C或C++编程■下面实验课课时安排实验五：完成书《实验与设计7-1》正弦信号发生器设计

实验六：完成书《实验与设计7-2》8位十六进制频率计的设计两个实验共6学时完成—本次试验结束前要检查仿真波形并打分<输出文件>.bsf

：BlockEditor中使用的宏功能模块的符号（元件）。<输出文件>.cmp

：组件申明文件。<输出文件>.inc：宏功能模块包装文件中模块的AHDL包含文件。<输出文件>.tdf

：要在AHDL设计中实例化的宏功能模块包装文件。<输出文件>.vhd

：要在VHDL设计中实例化的宏功能模块包装文件。<输出文件>.v：要在VerilogHDL设计中实例化的宏功能模块包装文件。<输出文件>_bb.v：VerilogHDL设计所用宏功能模块包装文件中模块的空体或

black-box申明，用于在使用EDA综合工具时指定端口方向