《电子技术基础》课件-项目5 数字逻辑基础和集成门电路的的仿真与实训

《电子技术基础》5.1逻辑代数基础5.2集成门电路5.3触发器项目5：数字逻辑基础和集成门电路的仿真与实训5.1逻辑代数基础

1.数制（1）进位制：表示数时，仅用一位数码往往不够用，必须用进位计数的方法组成多位数码。多位数码每一位的构成以及从低位到高位的进位规则称为进位计数制，简称进位制。（2）基数：进位制的基数，就是在该进位制中可能用到的数码个数。（3）位权（位的权数）：在某一进位制的数中，每一位的大小都对应着该位上的数码乘上一个固定的数，这个固定的数就是这一位的权数。权数是一个幂。数码为：0～9；基数是10。运算规律：逢十进一，即：9＋1＝10。十进制数的权展开式：十进制（Decimal)５５５５５×１０３＝５０００５×１０２＝５００５×１０１＝５０５×１００＝５＝５５５５103、102、101、100称为十进制的权。各数位的权是10的幂。同样的数码在不同的数位上代表的数值不同。＋任意一个十进制数都可以表示为各个数位上的数码与其对应的权的乘积之和，称权展开式。即：(5555)10＝5×103

＋5×102＋5×101＋5×100又如：(209.04)10＝2×102

＋0×101＋9×100＋0×10－1＋4×10－2数码为：0、1；基数是2。运算规律：逢二进一，即：1＋1＝10。二进制数的权展开式：如：(101.01)2＝1×22

＋0×21＋1×20＋0×2－1＋1×2－2

＝(5.25)10各数位的权是２的幂二进制数只有0和1两个数码，它的每一位都可以用电子元件来实现，且运算规则简单，相应的运算电路也容易实现。二进制(Binary)加法规则：0+0=0，0+1=1，

1+0=1，1+1=10乘法规则：0•0=0，0•1=0，

1•0=0，1•1=1运算规则八进制（Octal）数码为：0～7；基数是8。运算规律：逢八进一，即：7＋1＝10。八进制数的权展开式：十六进制(Hexadecimal)数码为：0～9、A～F；基数是16。运算规律：逢十六进一，即：F＋1＝10。十六进制数的权展开式：如：(D8.A)2＝13×161

＋8×160＋10×16－1＝(216.625)10各数位的权是8的幂各数位的权是16的幂如：(207.04)8＝2×82

＋0×81＋7×80＋0×8－1＋4×8－2

＝(135.0625)102.不同数制间转换（1）二进制数转换为八进制数：将二进制数由小数点开始，整数部分向左，小数部分向右，每3位分成一组，不够3位补零，则每组二进制数便是一位八进制数。将N进制数按权展开，即可以转换为十进制数。（一）二进制数与八进制数的相互转换1101010.01000＝(152.2)8（2）八进制数转换为二进制数：将每位八进制数用3位二进制数表示。 =011111100.010110(374.26)8（二）二进制数与十六进制数的相互转换＝(1E4.6)16111010100.0110000=101011110100.01110110(AF4.76)16

二进制数与十六进制数的相互转换，按照每4位二进制数对应于一位十六进制数进行转换。（三）十进制转换为二进制整数和小数分别转换整数部分：除

2取余法

小数部分：乘

2取整法一直除到商为

0为止(26)10=

(11010)2例1将十进制数

(26)10转换成二进制数

26

余数13

631

222220

读数顺序010110.875×21.7501×21.500

1×21.0001整数读数顺序例2将（0.875）10转换为二进制数（0.875）10=（0.111）2例3将（81）10转换为二进制、十六进制数8124012202010205201200余数读数顺序可用除基取余法直接求十六进制。或利用十六进制数码与二进制数码的对应关系，由二进制数转化为十六进制数。

每一个十六进制数码都可以用4位二进制来表示。所以可将二制数从低位向高位每4位一组写出各组的值，从左到右读写，就是十六进制。在将二进制数按4位一组划分字节时最高位一组位数不够可用0补齐。（81）10=（1010001）2=（51）16小数点以后的二进制数转化为十六进制数在划分字节时是从高位到低位进行的。21213.二进制代码

数字系统只能识别0和1，怎样才能表示更多的数码、符号、字母呢？用编码可以解决此问题。

用一定位数的二进制数来表示十进制数码、字母、符号等信息称为编码。

用以表示十进制数码、字母、符号等信息的一定位数的二进制数称为代码。

二-十进制代码：用4位二进制数b3b2b1b0来表示十进制数中的0~9十个数码。简称BCD码。

用四位自然二进制码中的前十个码字来表示十进制数码，因各位的权值依次为8、4、2、1，故称8421BCD码。用BCD码表示十进制数举例：

(473)10=（010001110011）8421BCD

(36)10=(00110110)8421BCD

(4.79)10=(0100.01111001)8421

BCD(50)10=(01010000)8421

BCD

注意区别BCD码与数制：

(150)10=(000101010000)8421BCD=(10010110)2=(226)8=(96)16

在逻辑代数中，逻辑变量也是用字母来表示的。逻辑变量的取值只有两个：1和0。注意逻辑代数中的1和0不表示数量大小，

仅表示两种相反的状态。

例如：开关闭合为1晶体管截至为1电位高为1

断开为0导通为0低为05.1.1逻辑变量与逻辑运算1.逻辑变量2.基本逻辑运算

基本逻辑函数与逻辑

或逻辑

非逻辑与运算(逻辑乘)

或运算(逻辑加)

非运算(逻辑非)

与逻辑（与运算）

与逻辑的定义：仅当决定事件（Y）发生的所有条件（A，B，C，…）均满足时，事件（Y）才能发生。表达式为：开关A，B串联控制灯泡YＹ＝ＡＢＣ…两个开关必须同时接通，灯才亮。逻辑表达式为：Ｙ＝ＡＢA、B都断开，灯不亮A断开、B接通，灯不亮A接通、B断开，灯不亮A、B都接通，灯亮这种把所有可能的条件组合及其对应结果一一列出来的表格叫做真值表。将开关接通记作1，断开记作0；灯亮记作1，灯灭记作0。可以作出如下表格来描述与逻辑关系：功能表Ｙ＝ＡＢ真值表逻辑符号或逻辑（或运算）

或逻辑的定义：当决定事件（Y）发生的各种条件（A，B，C，…)中，只要有一个或多个条件具备，事件（Y）就发生。表达式为：开关A，B并联控制灯泡YＹ＝Ａ＋Ｂ＋Ｃ＋…两个开关只要有一个接通，灯就会亮。逻辑表达式为：Ｙ＝Ａ+ＢA、B都断开，灯不亮A断开、B接通，灯亮A接通、B断开，灯亮A、B都接通，灯亮Y=A+B真值表功能表逻辑符号非逻辑（非运算）

非逻辑指的是逻辑的否定。当决定事件（Y）发生的条件（A）满足时，事件不发生；条件不满足，事件反而发生。表达式为：Ｙ＝Ａ开关A控制灯泡YY=AA断开，灯亮A接通，灯灭真值表功能表逻辑符号与非运算：逻辑表达式为：或非运算：逻辑表达式为：几种导出的逻辑运算异或运算：逻辑表达式为：与或非运算：逻辑表达式为：同或运算：逻辑表达式为：

Y

A

B

同或门的逻辑符号

=1

BABAABY=+=1.逻辑代数中的基本定理（1）与普通代数相似的定律

交换律:A•B=B•AA+B=B+A

结合律:

(A•B)•C=A•(B•C)(A+B)+C=A+(B+C)分配律:

A•(B+C)=AB+AC

与对或的分配分配律:

A+BC=(A+B)(A+C)或对与的分配5.1.2逻辑代数基本定理和规则（2）变量常量关系定律0—1律:

A•1=AA•0=0A+1=1A+0=A注:A代表1和0

（3）逻辑代数的特殊定律重叠律:

A•A=AA+A=A否定律：A=A（4）吸收律推广公式：

利用真值表逻辑等式的证明方法

利用基本公式和基本定律总之：A+AB=A

（A+B）（A+C）=A+BCA（A+B）=A将“B”

以（B·C）代入2.逻辑代数中基本规则（1）代入规则

将等式两边出现的同一变量都以一个相同的逻辑函数代之，则等式仍成立，这个规则称为代入规则。例如：（2）反演规则在使用反演规则时需要注意两点：(1)必须遵守“先括号、然后乘、最后加”的运算顺序。(2)不属于单个变量上的反号应保留不变。

对于任意一个逻辑式Z，如果把其中所有的“”换成“+”，“+”换成“•”，0换成1，1换成0，原变量换成反变量、反变量换成原变量，那么得到的函数式就是，这个规则叫做反演规则。它为求一个函数的反函数提供了方便。•例：（1）（2）求函数和的反函数：解：按反演规则可直接写出和的反函数和，（1）（2）

（3）对偶规则

对于任何一个逻辑式Z，如果将其中“•”换成“+”、“+”换成“•“、0换成1，1换成0，则得到一个新的函数式，这个函数Z的对偶式，记作Z’。

可以证明，若两个逻辑式相等，则它们的对偶式也相等，这就是对偶规则。对偶规则的应用：

运用对偶规则可以使人们要证明的公式大大减少。假如要求证Z1和Z2是否相等，则只需证明其对偶式Z1'、Z2'是否相等（即如已知Z1'=Z2'，那么Z1和Z2必然相等）。

例:A（B+C）=AB+AC，求这一公式两边的对偶式，则有分配律A+BC=（A+B)(A+C)成立。5.1.3逻辑函数的表示方法及相互转换

逻辑函数：如果某逻辑变量Y是由其它逻辑变量A,B,C,…经过有限个基本逻辑运算确定的，那么Y就称作是A,B,C,

…的逻辑函数。逻辑函数的一般表达式为：

Y=f（A,B,C,…）逻辑函数的表示方法有五种：真值表、逻辑函数表达式、逻辑图、波形图和卡诺图。

1.真值表描述逻辑函数各个输入变量的取值组合和输出逻辑函数取值之间对应关系的表格，叫真值表。每一个输入变量有0，1两个取值，n个变量就有2n个不同的取值组合。如果将输入变量的全部取值组合和对应的输出函数值一一对应地列举出来，即可得到真值表。例如下表分别列出两个变量与、或、与非以及异或运算的真值表。

变量

函数ABABA+B0000100101111001111111002.逻辑函数表达式（1）最小项设有n个逻辑变量，在由它们组成的乘积项（即与项）中，每个变量以原变量或反变量形式出现，并且仅出现一次，这个乘积项就称为n个变量的最小项。

n个变量就有2n个最小项。

（2）逻辑表达式在真值表中，如果用1表示原变量，用0表示反变量，将函数值为1的每一个取值组合写成一个乘积项，再将这些乘积项加起来得到的函数表达式，称为“与或”表达式。如F(A、B、C)=B+AB+BC+ABC=m2+m6+m3+m7=∑m(2，3，6，7)3.逻辑图用逻辑符号表示逻辑函数的图形,叫做逻辑电路图,简称逻辑图。如图1.1。4.波形图

能反映输入变量和输出变量随时间变化的图形就称为波形图，又叫时序图。例1：已知函数的逻辑表达式Ｙ＝Ｂ＋Ｃ。要求:列出相应的真值表；已知输入波形，画出输出波形；画出逻辑图。解：(1)根据逻辑表达式，画出逻辑图如图1.1所示。(2)将A,B,C的所有组合代入逻辑表达式中进行计算，得到真值表如表1.1所示。

(3)根据真值表，画出输出波形，如图1.2所示。图1.1例1的逻辑图

图1.2例1的波形图ABCY00000101001110010111011101110011

表1.1例1的真值表5.卡诺图卡诺图是图形化的真值表。如果把各种输入变量取值组合下的输出函数值填入一种特殊的方格图中，即可得到逻辑函数的卡诺图。在这个方格图中，每一个方格代表逻辑函数的一个最小项，而且几何相邻（在几何位置上，上下或左右相邻）的小方格具有逻辑相邻性。

所谓逻辑相邻性，是指两相邻小方格所代表的最小项只有一个变量的取值不同。

对于有n个变量的逻辑函数，其最小项有2n个，因此该逻辑函数的卡诺图由2n个小方格构成。下图分别画出了二、

三、

四变量的卡诺图。

上面给出的是卡诺图的一般形式，小方格中的数字代表相应最小项的编号。由逻辑函数的最小项表达式，就可以得到该逻辑函数相应的卡诺图。具体做法是:对表达式中出现的最小项，在其对应的小方格内填上1；对表达式中不出现的最小项，在其对应的小方格内填上0或者什么都不填。

例2：画出逻辑函数F(A,B,C,D)=∑m(0,1,2,5,7,8,10,11,14,15)的卡诺图。

5.1.4逻辑函数的化简方法

1.逻辑函数的最简表达式

一个逻辑函数确定以后，其真值表是唯一的，但其函数式的表达形式却有多种。因为不管哪种表达式，对同一个逻辑函数来说所表达的逻辑功能是一致的，各种表达式是可以相互转换的。例如：与-或表达式与非-与非表达式(摩根定律或非表达式（利用反演规则）或与表达式(将与或非式用摩根定律）或非或非表达式（将或与用摩根定律）最简与或式的定义：乘积项的个数最少，每个乘积项中相乘的变量个数也最少的与或表达式。其它最简式类似定义。逻辑函数化简的方法：代数法和卡诺图法。代数法：它可以直接运用基本定律及规则化简逻辑函数。方法有并项法、吸收法、消去法和配项法。并项法:运用，将两项合并为一项，并消去一个变量。2.常用的公式化简方法补充例题：吸收法：

（1）（2）补充例题：A+AB=A

将多余的乘积项AB吸收掉

和消去法：消去乘积项中的多余因子；消去多余的项BC。补充例题：

、A+A=A

或配项法：

用该式乘某一项，可使其变为两项，再与其它项合并化简。用该式在原式中配重复乘积或互补项，再与其它项合并化简。补充例题：例题：AB+AB=AB+AB求证：证：根据反演律得AB+AB=ABAB即同理3.逻辑函数的卡诺图法化简（1）化简的依据：利用A+

=1合并最小项，消去互非的因子的过程。（2）最小项合并规律：

2n个最小项合并可以消去n个变量，合并结果为最小项中的公因子。利用卡诺图合并最小项有两种方法：圈0得到反函数，圈1得到原函数，通常采用圈1的方法。（3）用卡诺图化简的步骤①将逻辑函数化为最小项之和的形式。②画出相应变量的卡诺图③合并最小项：先形成大圈，再形成小圈，大圈中不再含小圈，一个最小项可以多次被重复使用，至少使用一次，每个圈中最少有一个最小项只被圈过一次，避免出现多余项，孤立（无相邻项）的最小项单独画出包围圈。在画包围圈时必须注意：（1）包围圈越大越好；（2）包围圈个数越少越好；（3）同一个“1”方块可以被圈多次（A+A=A）；（4）每个包围圈要有新成分；（5）画包围圈时，先圈大，后圈小；（6）不要遗漏任何“1”方块。

例1:已知逻辑函数Y的真值表如表1.2所示，画出Y的卡诺图。

解:先画出A、B、C三变量的卡诺图，然后按每一小方块所代表的变量取值，将真值表相同变量取值时的对应函数值填入小方块中，即得函数Y的卡诺图，如图1.3所示。

表1.2真值表

ABCY00000011010101111000101011001111

例1的卡诺图

例2.

试画出函数

Y(A，B，C，D)=∑m（0,1,3,5,6,8,10,11,15）的卡诺图。

解:

先画出四变量卡诺图，然后在对应于m0、m1、m3、m5、m6、m8、m10、m11、m15的小方格中填入“1”，其它的小方格填入“0”,如图1.4所示。

图1.4例2的卡诺图由一般逻辑函数表达式画出卡诺图的方法：先将一般逻辑函数表达式变换为与或表达式，然后再变换为最小项表达式,则可得到相应的卡诺图。实际上，我们在根据一般逻辑表达式画卡诺图时，常常可以从一般与或式直接画卡诺图。其方法是：把每一个乘积项所包含的那些最小项所对应的小方格都填上“1”，其余的填“0”，就可以直接得到函数的卡诺图。

例3：画出Y（A，B，C）=AB+B+的卡诺图。

图1.5例3的卡诺图解：

上面画的是函数Y的卡诺图。若要画的卡诺图，则要将Y中的各个最小项用“0”填写，其余填写“1”。换言之：采取圈“0”的方法可以得到原函数的反函数。

注意：

2个最小项的合并

常见最小项的合并方法：2个最小项的合并

4个最小项的合并

4个最小项的合并

4个最小项的合并

8个最小项的合并

8个最小项的合并8个最小项的合并

8个最小项的合并例4：用卡诺图化简逻辑函数

Y（A,B,C,D）=∑m（0,2,3,5,7,8,10,11,15）解：第一步，画出Y的卡诺图,如图1.6所示；第二步，按合并最小项的规律画出相应的包围圈；第三步，将每个包围圈的结果相加，得例4的卡诺图

例5：化简

Y（A,B,C,D）=∑m(3,4,5,7,9,13,14,15)。

解：首先画出Y的卡诺图，如图1.7所示。

然后合并最小项。图1.7(a)、(b)是两种不同的圈法,图(a)是最简的；图(b)不是最简的,因为只注意对1画包围圈应尽可能大,但没注意复合圈的个数应尽可能少,实际上包含4个最小项的复合圈是多余的。

例5的卡诺图

(a)最简；(b)非最简

最简与或式为：

具有“约束”的逻辑函数的化简：

1.在实际的逻辑问题中，有些变量的取值是不允许、不可能、不应该出现的，这些取值对应的最小项称为约束项，有时又称为禁止项、无关项、任意项，例如：在数字系统中，用A、B、C三个变量分别表示加、乘、除三种操作，而且规定在同一时间只能进行其中的一种操作。因此，A、B、C三个变量只可能出现000、001、010、100四种取值。

而011、101、110、111四种取值是不允许出现的。这就说明三个变量A、B、C之间存在着“约束”的关系。我们称A、B、C是一组有约束的变量，而不允许出现的四组变量取值组合所对应的最小项称为“约束项”（或称为“任意项”、“禁止项”、“无关项”），由约束项相加起来的逻辑表达式叫做“约束条件”。约束条件可写为：在卡诺图或真值表中用×来表示。

约束项的输出是任意的，可以认为是“1”，也可以认为是“0”。对于含有约束项的逻辑函数的化简，如果它对函数化简有利，则认为它是“1”；反之，则认为它是“0”。2.具有约束项的函数化简

具有约束项的化简步骤如下：

①填入具有约束项的函数卡诺图。②画卡诺圈合并（约束项“×”使结果简化看作“1”，否则为“0”）。③写出简化结果（消去不同，保留相同）。

例5

已知约束条件为：BD+CD=0，求最简的函数表达式。

解：（1）根据约束条件求约束项配项展开为：（2）根据与或表达式和约束条件画卡诺图，如1.7所示。（3）画卡诺圈，约束项可以为“0”或者为“1”。从卡诺图看，约束项全“1”时得到最简逻辑函数表达式及其约束项如下：（约束条件）例5的卡诺图1CDAB1111×10001111000011110××××例6、已知Y（A,B,C,D）=∑m（0,2,7,8,13,15）+∑d(1,5,6,9,10,11,12)，求最简的函数表达式。解：(1)根据最小项表达式画卡诺图如图1.8所示。

(2)画卡诺圈，得到逻辑函数表达式：∑d(1,5,6,9,10,11,12)=0(约束条件)1CDAB××1×1×1×11×0001111000011110×例6的卡诺图例7：十字路口的交通信号灯,红、绿、黄灯分别用A、B、C来表示。灯亮用1来表示，灯灭用0来表示。车辆通行状态用Y来表示，停车时Y为0，通车时Y为1。用卡诺图化简此逻辑函数。解：(1)在实际交通信号灯工作时，不可能有两个或两个以上的灯同时亮(灯全灭时,允许车辆感到安全时可以通行)。根据题目要求列出真值表，如表1.3所示。

(2)根据真值表画卡诺图，如图1.9所示。表1.3例7的真值表ABCY000001010011100101110111101×0×××图1.9例7的卡诺图

(3)画卡诺圈合并最小项,其中约束项可以当作0或1,目的是要得到最简的结果。

5.2集成逻辑门电路5.2.1半导体器件的开关特性5.2.2TTL门电路5.2.3TTL门电路的其它类型5.2.4MOS门电路

能够实现各种基本逻辑关系的电路称为门电路。二值逻辑变量1和0在电路中是两种截然相反的状态，靠二极管、三极管开关的闭合和断开来控制和实现的，所以门电路也称开关电路。S为受控开关，当二极管、三极管截止时相当于S断开，输出为高电平。当二极管、三极管导通时，相当于S闭合，输出为低电平。

5.2.1半导体器件的开关特性高电平和低电平为某规定范围的电位值，而非一固定值。高电平高电平低电平低电平正逻辑负逻辑当输入信号为高电平时，二极管截止，输出为高电平当输入信号为低电平时，二极管导通，输出为低电平1.二极管的开关特性（1）静态特性二极管导通条件及导通时的特点

条件：二极管外加正向电压UD＞0.7V

特点：二极管导通后，ID在一定范围内变化，但UD=0.7V不变在动态情况下，二极管两端电压突然反向时，电流的建立和衰减总是滞后于电压的变化。这是因为当外加电压由反向突然变为正向时，PN结内部有一个因电荷积累形成一定浓度梯度的过程，从而引起扩散电流的过程，因而电流对电压而言稍有滞后。在外加反向电压作用下，PN结两侧堆积的存储电荷，会形成较大的瞬态反向电流。随着存储电荷的消散，反向电流会迅速衰减并趋于零。反向电流的大小和维持时间的长短，与正向导通时电流大小、反向电压和外电路电阻值及二极管本身特性有关反向电流从峰值衰减到它的0.1倍所需要的时间定义为为反向恢复时间tre（2）动态特性2.三极管的开关特性IC(sat)QAuCEUCE(sat)OiCMNIB(sat)TS（1）饱和导通条件及导通时的特点条件：IB＞IBS(临界饱和值)；IB/IBS为饱和深度，数值越大，饱和越深。特点：饱和导通时UBE=0.7V,UCE=UCES≥0.3V

（2）截止条件及截止时的特点

条件：UBE＜UT=0.5V

特点：IB≈0IC≈0（3）开关时间①开启时间(ton)：由截止到饱和导通ton=td+trtd：延迟时间。发射结由反偏到正偏电荷建立，由截止区进入放大区。tr：上升时间。通过放大区所需时间。②关闭时间（toff）：由饱和导通到截止toff=ts+tfts：存储时间。存储电荷消散时间。由饱和区到放大区。tf：下降时间。由放大区到截止区。一般情况下toff＞ton，ts＞tf1.二极管与门在输入端A、B中只要有一个（或一个以上）为低电平，与该输入端相连的二极管输出端Z就为低电平。只有A、B同时为高电平时，则输出Z才是高电平。输出逻辑式为：

5.2.2分立元件门电路

ABZ000000011111真值表波形图111100真值表2.二极管或门只要输入端A、B中有高电平，输出就是高电平

只有A、B同时为低电平时，Z

才是低电平

逻辑式为

ABZ000001111111111100波形图3.三极管非门（反相器）AZ0110输入低电平信号时，三极管能可靠截止，输出为高电平。输入高电平信号时，三极管处于饱和状态，输出为低电平。

真值表4.复合逻辑门电路（1）与非门将二极管与门和反相器连接起来，就构成与非门。ABZ000001111111逻辑式为

（2）或非门将二极管或门和反相器连接起来，构成了或非门。逻辑式为

01011ABZ0001100（1）正逻辑和负逻辑的规定在逻辑赋值时，如果用1表示高电平，用0表示低电平，则称为正逻辑赋值，简称正逻辑；如果用0表示高电平，用1表示低电平，则称为负逻辑赋值，简称负逻辑。(2)正负逻辑的转换当输入和输出全部取非后，再将乘变加，正与门就变成负或门了。5.正逻辑和负逻辑

5.2.3TTL门电路

这种集成逻辑门的输入级和输出级都是由晶体管构成，并实现与非功能，所以称为晶体管—晶体管逻辑门电路，简称TTL门电路。1.TTL与非门（1）输入信号不全为1：如uA=0.3V，uB=3.6V3.6V0.3V1V则uB1=0.3+0.7=1V，uC1≈0.3+0.1=0.4V,T2、T5截止，T3、T4导通。忽略iB3，输出端的电位为：输出Y为高电平。uY≈5―0.7―0.7＝3.6V3.6V3.6V（2）输入信号全为1：如uA=uB=3.6V，T1的基极电位足以使T1的集电结和T2、T5的发射结导通，则uB1=2.1V，而T2的集电极压降可以使T3导通，但它不能使T4导通。T5由T2提供足够的基极电流而处于饱和状态。T2、T5导通，T3、T4截止2.1V输出端的电位为：uY=UCES＝0.3V，输出Y为低电平。功能表真值表逻辑表达式输入有低，输出为高；输入全高，输出为低。74LS00内含4个2输入与非门74LS20内含2个4输入与非门。2.抗饱和TTL与非门如果能控制T5管的饱和深度，将能提高与非门的开关速度。（1）采用肖特基三极管提高电路的工作速度肖特基三极管又称为抗饱和三极管势垒二极管SBD：势垒二极管。特点：1）单向导电性2）开启电压约为0.35V，正向压降只有0.35～0.4V3）SBD本身没有电荷存储作用，开关时间非常短将TTL与非门中的晶体三极管用肖特基三极管代替，即可提高与非门的开关速度。（2）用有源泄放电路提高门电路的工作速度将泄放电阻R3用有源泄放回路代替。

3.TTL与非门的电压传输特性及主要参数

（1）电压传输特性电压传输特性是指与非门输出电压uo随输入电压ui变化的关系曲线。图5.1(a)、(b)分别为电压传输特性的测试电路和电压传输特性曲线。

(a)测试电路；(b)电压传输特性

TTL与非门的电压传输特性图5.1（b）所示电压传输特性曲线可分成下列四段：①ab段(截止区)0≤ui＜0.6V

T1工作在深度饱和状态，UCES1＜0.1V,UB2＜0.7V,故T2、T5截止，T3、T4导通，UO≈3.6V为高电平。与非门处于截止状态，所以把AB段称截止区。②bc段(线性区)0.6V≤ui＜1.3V0.7V≤UB2＜1.4V，T2开始导通，T5仍未导通，T3、T4处于射极输出状态。随UI的增加，UB2增加，UC2下降，并通过T3、T4使UO也下降。因为UO基本上随UI的增加而线性减小，故把BC段称线性区。Uo线性下降。③cd段(转折区)1.3V≤ui＜1.5V

T5开始导通，并随UI的增加趋于饱和。使输出UO为低电平。所以把CD段称转折区或过渡区。uo急剧下降。④de段(饱和区)ui≥1.5V

T2、T5饱和，T4截止，输出为低电平。与非门处于饱和状态。所以把DE段称饱和区。uo=0.3V。由于逻辑门中的三极管在传输信号时存在延迟；延迟也会因外部电路的分布电容而产生，所以逻辑门的输出信号要滞后输入信号。与非门平均传输延迟时间是指一个数字信号从输入端输入，经过门电路再从其输出端输出所延迟的时间，它反映了电路传输信号的速度。（2）平均传输延迟时间

tPHL——输出电压从高电平变化到低电平相对于输入电压变化的延迟时间；tPLH——输出电压从低电平变化到高电平相对于输入电压变化的延迟时间；tpd——tPHL和tPLH的平均值①A=0时，T2、T5截止，T3、T4导通，Y=1。②A=1时，T2、T5导通，T3导通、T4截止，Y=0。TTL非门4.TTL门电路的其他类型①A、B中只要有一个为1，即高电平，如A＝1，则iB1就会经过T1集电结流入T2基极，使T2、T5饱和导通，输出为低电平，即Y＝0。②A＝B＝0时，iB1、i'B1均分别流入T1、T'1发射极，使T2、T'2、T5均截止，T3、T4导通，输出为高电平，即Y＝1。TTL或非门①A和B都为高电平（T2导通）、或C和D都为高电平（T'2导通）时，T5饱和导通、T4截止，输出Y=0。②A和B不全为高电平、并且C和D也不全为高电平（T2和T'2同时截止）时，T5截止、T4饱和导通，输出Y=1。TTL与或非门与门Y=AB=AB或门Y=A+B=A+B异或门

在实际使用中，有时需要将多个与非门的输出端直接并联来实现“与”的功能，如图5.2所示。只要Y1或Y2有一个为低电平,Y便为低电平,只有当Y1和Y2均为高电平时,Y才为高电平。因此,这个电路实现的逻辑功能是Y=Y1·Y2,即能实现“与”的功能。这种用“线”连接形成“与”功能的方式称为“线与”。5.集电极开路与非门（OC门）

与非门输出端直接并联

但是，并不是所有形式的与非门都能接成“线与”电路。具有推拉式输出的与非门，其输出端就不允许进行线与连接。因为无论输出是高电平还是低电平，输出电阻都比较低，如果将两个输出端直接相连，当一个门的输出为高电平，另一个门输出为低电平时，就会形成一条从+UCC到地的低阻通路，必将产生一个很大的电流从截止门的V4管灌入到导通门的V5管，如图5.3所示。这个电流不仅会使导通门的输出低电平抬高，产生逻辑混乱，甚至会损坏两个门的输出管，这是不允许的。两个TTL与非门输出端相连集电极开路与非门

(a)电路；(b)逻辑符号V1V2V5R1R2RLR3＋UCCYABCABCY&(a)(b)

集电极开路与非门简称OC门。电路如图5.4（a）所示,其逻辑符号如图5.4（b）所示。OC门是用外接电阻RL来代替V3、V4复合管组成的有源负载,它在工作时需外接负载电阻RL和电源。只要RL选择恰当，既能保证输出的高、低电平符合要求，又能使输出三极管的负载电流不致过大。

RL的取值原则是：应保证输出高电平UoH≥2.7V,输出低电平UoL≤0.35V。

综上所述，可以得出以下两种OC门电路：①OC门在单个使用时，在输出端与电源UCC之间必须外接一个负载电阻RL，如图2.5所示。②当n个OC门的输出端并联时，能实现“线与”功能，如图所示。OC门单个使用时的接法&ABRLYVccn个OC门输出端并联

(a)TSL的电路结构

三态门(b)

电路符号(c)真值表

一般的逻辑电路只有二个状态，输出低电平和输出高电平。三态门又增加了一个状态：高阻态状态（禁止态）。(1)结构：三态门的电路结构、符号和真值表分别见图5.7（a）、（b）和（c）所示。Z表示高阻状态。6.三态门（TSL）

(a)TSL的电路结构

三态门

(b)

电路符号(c)真值表

虚线左边的非门电路叫做三态与非门的控制部分，把EN端叫做控制端（或使能端）；虚线右边的与非门电路叫做数据传输部分，把A、B端叫做数据输入端。

(a)TSL的电路结构

三态门

(b)

电路符号(c)真值表

（2）工作原理

当EN端接低电平时，V5输出一个高电平，右边的与非门电路实现的逻辑功能是：当EN端接高电平以后，V5输出低电平给VT1´使VT2´、

VT5´截止。同时还经过VD把VT3´的基极电位钳在1V左右，使VT3´截止。这样VT3´、VT5´同时截止，从输出端看进去，电路处于高阻状态。(3)三态门的应用2）用三态门构成信号双向传输：E=0时信号向右传送，；E=1时信号向左传送，。1）用三态门作多路开关：E=0时，门G1使能，G2禁止，；E=1时，门G2使能，G1禁止，。(3)三态门的应用3）用三态门构成数据总线：让各门的控制端轮流处于低电平，即任何时刻只让一个TSL门处于工作状态，而其余TSL门均处于高阻状态，这样总线就会轮流接受各TSL门的输出。7.TTL门电路多余输入端的处理（1）与非门的处理“1”悬空（2）或非门、与或非门的处理“0”5.2.4集成CMOS门电路

MOS管有NMOS和PMOS两种，并且还分为增强型和耗尽型。如果将导电极性相反的增强型NMOS管和PMOS管做在同一块芯片上，就构成了互补型MOS电路，简称CMOS电路。由于CMOS电路具有工作速度高、功耗低、性能优越等特点，因而近年来CMOS电路发展迅速，广泛应用于大规模集成器件中。1.CMOS反相器工作原理

要求:VDD>｜UGS(th)P｜+UGS（th）N

增强型PMOS管开启电压增强型NMOS管开启电压增强型PMOS管(负载管)增强型NMOS管(驱动管)时,增强型PMOS管截止。时,增强型NMOS管截止。时,增强型PMOS管导通.时,增强型NMOS管导通.增强型NMOS转移特性增强型PMOS

转移特性++

可见该电路构成CMOS非门，又称CMOS反相器。

无论输入高低，VN、VP中总有一管截止，使静态漏极电流iD

0。因此CMOS反相器静态功耗极微小。AuIYuOVDDSGDDGSVP衬底BVN衬底BUIH=

VDD截止uGSP+-导通uGSN+-◎输入为高电平UIH=VDD时，uGSN=VDD>UGS(th)N,VN导通，VP截止，uO

0,为低电平。◎输入为低电平UIL=0V时，uGSN=0V<UGS(th)N，VN截止，VP导通，uO

VDD,为高电平。2.其它逻辑功能的CMOS门电路（1）与非门1）

电路将两个以上CMOS反相器的P沟道增强型MOS管源极和漏极分别并接，N沟道增强型MOS管串接，就构成了CMOS与非门。2）逻辑功能分析或者截止截止导通

导通

A和B有低电平时输出为高电平或者或者截止截止导通

导通

A和B都高电平时输出为低电平（2）或非门1）

电路将两个CMOS反相器的开关管部分并联、负载管部分串接就构成了或非门。2）逻辑功能分析当A、B中有高电平时或者导通

导通

或者截止截止或者输出为低电平A和B都低电平时截止截止导通

导通

输出为高电平3.CMOS传输门和双向模拟开关CMOS传输门也是构成各种CMOS逻辑电路的基本单元电路。传输门电路和逻辑符号T1的源极（或漏极）和T2的漏极（或源极）连在一起作输入端T1的漏极（或源极）与T2的源极（或漏极）连在一起作输出端两个栅极是一对控制端，分别接入c和传输门的工作原理0≦uI≦VDD截止截止输入和输出之间呈现高阻态（电阻大于）截止当0≤u1≤时T1导通传输门的工作原理导通

导通

有一个管子是接通的，传输门导通。当时≤u1≤时T2导通导通

例如VDD=6V，UGS（th）N==2V，则当C接高电平接低电平（0V），且当处于0~6V之间时，（6V）、T（N）在的0~4V区间导通，T（P）在的2~6V区间导通。

由于MOS管漏、源极结构对称、可以互换，所以传输门可以作双向开关，即入端和出端可以互换使用。利用CMOS传输门和CMOS反相器组成模拟开关。模拟开关既可传递数字信号，又可传递模拟信号。典型的模拟开关电路4066双向模拟开关的逻辑符号图

输入

C开关状态1

导通

uo=uI0ZZ为高阻态表2.3.14066功能表4.三态输出CMOS门电路（TS门或称TSL门）（1）工作原理

三态输出门与普通门电路的区别在于，三态输出门除了有正常的高、低电平状态外，还有输出电阻极高的禁止态，也称为高阻状态，故称为三态门电路。这个电路是普通门电路基础上附加控制电路而构成的。在原来CMOS反相器的负载管TP上端串入，管型也为P沟道，在驱动管TN下端串入管型为N沟道，二者均为增强型，、分别由使能控制端或EN控制，当=1时，、同时截止，输出呈现高阻状态。当=0时，同时导通，反相器正常工作，Y=。“▽”表示三态输出表示低电平有效、高电平禁止

A

Y

功能1

X

Z

禁止000110

正常工作使能端低电平有效的三态反相器真值表Z：代表高阻

有的电路输入使能端为高电平有效，输出为正常的逻辑电平；使能端为低电平时输出为高阻（禁止）态当EN=1

导通当EN=0，、T1截止截止截止导通

高阻状态5.集成逻辑门电路使用注意事项：

（1）对多余的或暂时不用的输入端进行合理的处理。

对于TTL门来说，多余的或暂时不用的输入端可采用以下方法进行处理：①悬空②与其它已用输入端并联使用③将与门、与非门的多余输入端接电源，将或门、或非门的多余输入端接地

对于CMOS门来说，由于其输入电阻很高，易受外界干扰信号的影响，因而CMOS门多余的或暂时不用的输入端不允许悬空。其处理方法为：①与其它输入端并联使用；②按电路要求接电源或接地。（2）使用中应注意的问题在门电路的使用安装过程中应尽量避免干扰信号的侵入，不用的输入端按上述方式处理，保证整个装置有良好的接地系统；

CMOS门电路尤其要避免静电损坏。因为MOS器件的输入电阻极大，输入电容小，当栅极悬空时，只要有微量的静电感应电荷，就会使输入电容很快充电到很高的电压，结果将会把MOS管栅极与衬底之间很薄的SiO2绝缘层击穿，造成器件永久性损坏。触发器的分类方法有三种：

按有无动作的统一时间节拍（时钟脉冲）来分:有基本触发器（无时钟触发器）和时钟触发器。

按电路的结构来分:有主从触发器、维持阻塞触发器、边沿触发器和主从型边沿触发器等。

按逻辑功能来分:有RS

触发器、D

触发器、JK

触发器、T

触发器、T’触发器。5.3触发器

有两个稳定状态(简称稳态):用来表示逻辑

0

和

1。在输入信号作用下，触发器的两个稳定状态可相互转换(称为状态的翻转)。输入信号消失后，新状态可长期保持下来，因此具有记忆功能，可存储二进制信息。一个触发器可存储1位二进制数码

触发器的基本特性

一、基本ＲＳ触发器

1、逻辑电路构成和逻辑符号ＲＳ触发器由两个与非门交叉连接而成，图5.1是它的逻辑图和逻辑符号。其中Sd为置1(置位)输入端，Rd为置０(复位)输入端，在逻辑符号中用小圆圈表示输入信号为低电平有效。Q和是一对互补输出端，同时用它们表示触发器的输出状态，即Ｑ＝１、=０表示触发器的１态，Q＝０、＝１表示触发器的０态。基本ＲＳ触发器

(a)逻辑图；(b)逻辑符号

2、逻辑功能描述通常用状态真值表、特征方程(次态方程)和状态转移图来描述触发器的逻辑功能。

（1）状态真值表基本ＲＳ触发器的逻辑功能可以用表5.1所示的状态真值表来描述。表5.1中，Sd、Rd为触发器的两个输入信号；Qn为触发器的现态(初态)，即输入信号作用前触发器Ｑ端的状态；Qn+1为触发器的次态，即输入信号作用后触发器Q端的状态。

表5.1基本ＲＳ触发器状态真值表SdRdQn

Qn+1

说明00000111

不允许01001111置1（Qn+1=1）10010100置0（Qn+1=0）11011101保持（Qn+1=Qn）

当Sd=0、Rd=1时，不管触发器原来处于什么状态，其次态一定为1，即Qn+1＝1，故触发器处于置1状态(置位状态)。当Sd=1、Rd=0时，不管触发器原来处于什么状态，其次态一定为0，即Qn+1＝0，故触发器处于置0状态(复位状态)。当Sd=Rd=1时，触发器状态保持不变，即Qn+1＝Ｑn。当Sd=Rd=0时，触发器两个输出端Ｑ和不互补，破坏了触发器的正常工作，使触发器失效。

（2）特征方程(次态方程)、状态转移图及波形图

描述触发器逻辑功能的函数表达式称为触发器的特征方程或次态方程。由表5.1，可得基本RS触发器的卡诺图如图5.2(a)所示。

由卡诺图化简得基本RS触发器的特征方程为11=++=+ddnddnRSQRSQ式中,Sd+Rd=1称为约束项。由于Sd和Rd同时为０又同时恢复为１时，状态Qn+1不确定，为了获得确定的Qn+1，输入信号Sd和Rd应满足约束条件Sd+Rd=1。

基本ＲＳ触发器共有两个状态：０态和１态。当Q＝０，输入SdRd＝10或11时，使触发器状态保持为0态；只有SdRd＝01时，才能使状态转移到1态。当Qn＝1，输入SdRd＝01或11时，状态将保持为1态；只有SdRd＝10时，才使状态转移到0态。基本RS触发器的状态转移图如图5.２(ｂ)所示。

基本RS触发器波形图

如果已知Sd和Rd的波形和触发器的起始状态，则可画出触发器Ｑ端的工作波形如图5.3所示。例：用RS触发器构成无抖动开关

在机械开关扳动或按动过程中,一般都存在接触抖动,在几十毫秒的时间里连续产生多个脉冲,如图(a)、(b)所示。这在数字系统中会造成电路的误动作。为了克服电压抖动，可在电源和输出端之间接入一个基本RS触发器，在开关动作时，使输出产生一次性的阶跃，如图（c）、（d）所示，这种无抖动开关称为逻辑开关。若将开关S来回扳动一次，即可在输出端Q得到无抖动的负的单拍脉冲。如图（d）输出端的波形。二、同步（钟控）RS触发器1、工作原理①CP＝0时，RD=SD=1，触发器保持原来状态不变。②CP＝1时，RD=R，SD=S工作情况与基本RS触发器相同。2、功能描述（1）特征方程（CP＝1时）RSQn+100Qn01110011不定（2）状态真值表（CP＝1时）不变不变不变不变不变不变置1置0置1置0不变（3）状态转移图（CP=1）（4）波形图（设初态为0）01R=×S=0R=0S=×R=1,S=0R=0,S=1同步RS

触发器的符号RSCP＝0时，R=S=1，触发器保持原来状态不变。CP＝1时，工作情况与基本RS触发器相同。真值表CPRSQnQn+1功能0×

×

×QnnnQQ=+1

保持1000100101nnQQ=+1

保持101010111111=+nQ

置1110011010001=+nQ

置011101111不定不定不允许是指不允许将R和S同时取为1，所以称为约束条件。

状态转换图将触发器两个稳态0和1用两个圆圈表示，用箭头表示由现态到次态的转换方向，在箭头旁边用文字符号及其相应信号表示实现转换所必备的输入条件，这种图称为状态转换图。卡诺图与特性方程（约束条件）

将作为输出变量,把S、R和作为输入变量填入卡诺图，经化简得特性方程3、同步RS触发器存在的问题－－空翻现象

在一个时钟脉冲周期（CP=1）中，触发器发生多次翻转的现象叫做空翻。

由于在CP=1期间，G3、G4门为“开门”，都能接收R、S信号。所以，如果在CP=1期间R、S发生多次变化，则触发器的状态也可能发生多次翻转