集成电路制造工艺

集成电路制造工艺§3.1

硅平面工艺§

3.2

氧化绝缘层工艺§

3.3

扩散掺杂工艺§

3.4

光刻工艺§

3.5

掩模制版技术§

3.6

外延生长工艺§

3.7

金属层制备工艺§

3.8

隔离工艺技术§

3.9

CMOS集成电路工艺流程主要内容第2页,共116页，2024年2月25日，星期天集成电路的核心是半导体器件包括：电阻电容电感二极管三极管结型场效应晶体管MOS场效应晶体管.......

不同类型的半导体区域和它们之间一个或多个PN结组成半导体器件生产工艺的基本原理根据电路设计要求，在半导体材料不同区域形成不同导电区域(P型以及N型)进而形成一个或多个PN结第3页,共116页，2024年2月25日，星期天1950年，合金法制备的晶体管即合金管或台面管半导体器件工艺技术发展的三个阶段第4页,共116页，2024年2月25日，星期天1955年，发明扩散技术，扩散能够精确控制为了能够精确控制PN结的位置以及宽度等第5页,共116页，2024年2月25日，星期天1960年，硅平面工艺是半导体器件制造技术最重要的里程碑。综合了扩散技术和二氧化硅掩膜技术二氧化硅能有效抑制大部分施主和受主杂质的扩散，可以选择性地进行扩散，得到不同的P(N)区域第6页,共116页，2024年2月25日，星期天晶片（Wafer）：衬底硅片，也称为晶圆芯片（Chip）：在晶片上经制备出的晶体管或电路。同一晶片上可制备出成千上万个结构相同的芯片晶片尺寸越大技术难度就越高目前晶片尺寸在150~300mm(

6~12inch)相应的生产线为6、12inch。第7页,共116页，2024年2月25日，星期天第8页,共116页，2024年2月25日，星期天第9页,共116页，2024年2月25日，星期天第10页,共116页，2024年2月25日，星期天§

3.2

氧化工艺氧化是平面工艺中最核心的技术之一。1957年，发现SiO2层具有阻止施主或受主杂质向硅内扩散的作用，掩蔽作用。选择性扩散前均要进行氧化，在晶片的表面生长二氧化硅薄膜。把不需扩散的区域用一定厚度的SiO2保护起来第11页,共116页，2024年2月25日，星期天对扩散杂质起掩蔽作用可作为MOS器件的绝缘层，栅极氧化层用作集成电路中的隔离介质和绝缘介质。作为集成电路中的电容器介质。对器件表面起保护钝化作用。因半导体表面态对器件的影响非常大，采用氧化层保护可防止环境对器件的污染。

一.

SiO2

薄膜在集成电路中的作用第12页,共116页，2024年2月25日，星期天

SiO2的基本性质晶体结构：结晶型(石英玻璃)非晶态半导体器件生产所用的SiO2薄膜属于非晶态结构。物理性质惰性材料，在室温相当宽的范围内，性能十分稳定；电阻率非常高，热氧化的SiO2薄膜为1015

欧姆·厘米，是很好的绝缘材料，高介电常数。第13页,共116页，2024年2月25日，星期天二.SiO2薄膜的生长方法工艺：氧化热氧化化学气相沉积氧气氧化氢氧合成氧化高压氧化第14页,共116页，2024年2月25日，星期天第15页,共116页，2024年2月25日，星期天热氧化过程氧化前氧化后第16页,共116页，2024年2月25日，星期天氧气法氧化按照氧气的情况干法氧化湿法氧化第17页,共116页，2024年2月25日，星期天

干氧生成的SiO2结构致密、干燥、均匀性和重复性好，掩蔽能力强，与光刻胶粘附好等优点

干氧化速率慢，由于已生长的SiO2对氧有阻碍作用，氧化的速度会逐渐降低，O2Si（固体）+O2

→SiO2（固体）

干法氧化

将硅片置于通有氧气的高温环境内，通过到达硅表面的氧原子与硅的作用发生反应形成SiO2。将石英管高温加热至1000℃以上，通入氧气。石英管加热器硅片石英舟第18页,共116页，2024年2月25日，星期天高温下，硅与水汽和氧气发生如下反应：湿法氧化

Si（固体）+2H2O→SiO2（固体）+2H2

湿氧氧化速率快，水的扩散系数大于氧气。但致密度较差，对P的掩蔽能力差，于光刻胶的接触不良。石英管高纯水加热器硅片石英舟湿O295度的去离子水第19页,共116页，2024年2月25日，星期天硅干法氧化湿法氧化干法氧化实际氧化工艺：干氧化湿氧化干氧化第20页,共116页，2024年2月25日，星期天氢氧合成氧化

Si（固体）+2H2O→SiO2（固体）+2H2

氧化速度快，避免湿法氧化中水蒸气对器件带来的污染，薄膜质量好，纯度高。第21页,共116页，2024年2月25日，星期天高压氧化第22页,共116页，2024年2月25日，星期天化学汽相沉积法

CVD把一种(几种)元素的气体共给基片，利用某种方式激活后，在衬底表面处发生化学反应，沉积所需的固体薄膜。激活方式：加热、等离子体、紫外光、激光等产生高温多晶硅、氮化硅、氧化物、碳化物等多种无机薄膜第23页,共116页，2024年2月25日，星期天制备氧化硅时：硅烷与氧的反应第24页,共116页，2024年2月25日，星期天800-1000℃102Pa产量大，膜厚均匀600-700℃

射频电场，200-400℃第25页,共116页，2024年2月25日，星期天第26页,共116页，2024年2月25日，星期天3.SiO2薄膜的要求和检测方法

SiO2薄膜的要求表面：表面厚度均匀、表面致密、无斑点、无白雾

SiO2薄膜的厚度测量表面观察法(TEM)、干涉法、椭圆激光偏振法等。最常用的是干涉条纹法。第27页,共116页，2024年2月25日，星期天4.氧化技术的发展趋势和面临问题

随着集成电路的集成度的不断提高，器件尺寸的不断减小，使MOS器件的栅氧化层厚度的不断减小。栅氧化层厚度从100nm（1975年）减小到目前的5nm。

栅氧化层厚度越薄，则漏电和击穿问题越严重，所以需要开发高介质的栅氧化层材料。

随着集成电路尺寸的不断减小，布线间距缩小电容明显增大，使得器件的延迟增大速度变慢。减小布线电容的有效方法就是采用低介质常数的材料作层间绝缘。第28页,共116页，2024年2月25日，星期天1、扩散定律由于浓度不均匀而导致载流子（电子或空穴）从高浓度处向低浓度处逐渐运动的过程

扩散§

3.3扩散掺杂工艺目的通过掺杂或补偿，制作N型或P型区域第29页,共116页，2024年2月25日，星期天第30页,共116页，2024年2月25日，星期天一.扩散原理D扩散系数：反映扩散快慢程度的物理量。S=-DdNdX1.扩散流密度：描述了扩散过程硅片上各点杂质浓度随时间变化的规律2.

扩散方程：әNә2Nә

t=DәX2在硅中：D

磷=10.5cm2/sD

硼=25cm2/s第31页,共116页，2024年2月25日，星期天3.

杂质分布特点

杂质分布扩散工艺形式不同但总体可分为

恒定源扩散，限定源扩散

恒定源扩散硅片表面处杂质浓度不随时间变化而变。

限定源扩散硅中杂质总量不变，随时间增加表面杂质浓度不断下降，杂质扩入硅片的深度增大。第32页,共116页，2024年2月25日，星期天扩散结深ND为样品中原来的掺杂浓度t2t3t1<t2<t3t1NsxNxX

j1Xj2Xj3X

j《Xj2《Xj3第33页,共116页，2024年2月25日，星期天二.常用的扩散方法扩散方法：液态、固态、气态等在平面扩散工艺中最常用的是液态源扩散第34页,共116页，2024年2月25日，星期天2.

液态源扩散源瓶N2特点：控制扩散T,扩散t,气体流量，来控制掺杂量。

均匀、重复性好、设备简单、容易操作等。N2大部分直接进入管中，小部分进入源瓶携带杂质源第35页,共116页，2024年2月25日，星期天片状源扩散扩散源第36页,共116页，2024年2月25日，星期天固固扩散高温扩散炉第37页,共116页，2024年2月25日，星期天预沉积预扩散表面恒定源的扩散过程。控制硅片表面的杂质总量再分布主扩散表面限定源扩散过程。主要用来控制结深第38页,共116页，2024年2月25日，星期天4.

双温区锑扩散扩散炉分两恒温区杂质源放在低温区（950℃）以控制杂质蒸气压硅片放在高温区（1250℃）满足扩散条件加热器氮气保护携带Sb2O3蒸汽进入高温扩散区集成电路中掺入杂质锑时的一种扩散方法第39页,共116页，2024年2月25日，星期天扩散层质量检测方法扩散的目：掺杂主要检测：掺入杂质的多少

扩散形成的PN结结深杂质的具体分布第40页,共116页，2024年2月25日，星期天方块电阻：表征扩散层中掺入杂质总量的参数方块电阻（薄层电阻）Rs,R□lpN说明正方形样品，电阻值与边长的大小无关反应掺杂总数,与0到xj层间掺杂总量成反比

R□的单位：Ω/□I

xj测量方块电阻的方法：四探针法，微电子测试图法□0到xj一层中掺入的杂质总量第41页,共116页，2024年2月25日，星期天

四探针法测方块电阻R□=CVI样品电位差计AIC

修正因子与样品的形状厚度等有关探针第42页,共116页，2024年2月25日，星期天6.

结深的测量

用磨角法、滚槽法测量杂质类型发生变化的位置即为结深第43页,共116页，2024年2月25日，星期天三.

扩散工艺与集成电路设计的关系1.方块电阻的问题每个扩散区域用途不同，对R□的要求也不同。掺杂区埋层

隔离基区发射区R□（Ω/□）15~302~5120~2004~82.横向扩散的问题因杂质扩散无方向，不仅向下扩散，以横向同样存在约扩散0.8Xj，实际的扩散层宽度大于氧化层，最终的结面不是平面。N+P第44页,共116页，2024年2月25日，星期天扩散层之间的距离和扩散窗口之间的距离设计时候要防止短路第45页,共116页，2024年2月25日，星期天要求结深小于1微米集成电路的发展，器件尺寸下降传统的扩散技术不能满足要求

§

3.4离子注入掺杂方法

第46页,共116页，2024年2月25日，星期天适用于结深小于1微米的平面工艺掺杂原子经离化变成带电的杂质离子电场(104-106)eV轰击半导体基片第47页,共116页，2024年2月25日，星期天离子注入掺杂分两步：

离子注入

退火再分布离子注入深度较浅，浓度较大，必须热处理使杂质向半导体体内重新分布。由于高能粒子的撞击，使硅的晶格发生损伤。为恢复晶格损伤，离子注入后要进行退火处理。2.掺杂步骤第48页,共116页，2024年2月25日，星期天

注入的离子通过质量分析器选出的纯度高，能量单一，掺杂纯度不受杂质源纯度的影响。

同一平面内的杂质均匀度可保证在±1％的精度。

控制离子束的扫描范围，选择注入，无掩膜技术。

注入深度随离子能量的增加而增加，精确控制结深。

注入不受杂质在衬底材料中溶解度限制，各种元素均可掺杂。

注入时衬底温度低，可避免高温扩散所引起的热缺陷，横向效应比热扩散小得多。

可控制离子束的扫描区域。3.

离子注入优点第49页,共116页，2024年2月25日，星期天光刻的基本原理：

利用光敏的抗蚀涂层(光刻胶)发生化学反应，结合刻蚀方法在各种薄膜上生成合乎要求的图形，一实现选择掺杂、形成金属电极和布线或表面钝化的目的。3.5

光刻工艺光刻利用光的作用把掩模版（光刻版）上的图形转换到晶片上的过程。第50页,共116页，2024年2月25日，星期天特征尺寸在保证一定成品率基础上光刻出最细的线条。用特征尺寸评价集成电路生产线的技术水平。集成电路的特征尺寸是否能够进一步减小，与光刻技术的近一步发展有密切的关系。第51页,共116页，2024年2月25日，星期天涂胶、前烘

曝光显定影坚膜

去胶

1.

光刻工艺基本流程

腐蚀第52页,共116页，2024年2月25日，星期天前烘显、定影掩膜版

对准、曝光

紫外光

去胶

涂胶光刻胶

晶片SiO2坚膜（后烘）

腐蚀光刻基本流程第53页,共116页，2024年2月25日，星期天

2.光刻涂胶

采用旋转涂胶技术对晶片进行涂胶。光刻胶一般有两种：正性（Positive）光刻胶；负性（Negative）光刻胶

正性光刻胶受光或紫外线照射后感光部分发生光分解反应可溶于显影液，未感光部分显影后仍然留在晶片表面。

负性光刻胶未感光部分溶于显影液中，感光部分显影后仍留在基片表面。第54页,共116页，2024年2月25日，星期天

图形对准非常重要。除初次光刻外，其它次光刻必须要与前几次光刻图形严格套准，不能偏差丝毫。

曝光将光刻掩模覆盖在涂有光刻胶的硅片上，光刻掩模相当于照相底片，一定波长的光线通过这个“底片”，使光刻胶获得与掩模图形同样的感光图形。3.

对准曝光4.

显影与后烘

将曝光后的片子进行显影溶去被感光的光刻胶，留下光刻胶的图形是就掩膜版的图形。

显影后的光刻胶被泡软，需要烘烤坚膜才能进行腐蚀。第55页,共116页，2024年2月25日，星期天DryetchofSi

刻蚀分为两类

湿法刻蚀：各向同性刻蚀法，简单方便、效率高，但存在横向腐蚀问题。

干法刻蚀：各向异性刻蚀技术，等离子刻蚀。5.

刻蚀

第56页,共116页，2024年2月25日，星期天

干法刻蚀

用等离子体进行薄膜刻蚀的技术。借助辉光放电用等离子体中产生的粒子轰击刻蚀区。

是各向异性刻蚀技术，在被刻蚀区域内，各方向上刻蚀速度不同。

Si3N4、多晶硅、金属及合金材料采用干法刻蚀技术。

湿法刻蚀

将被刻蚀材料浸泡在腐蚀液内进行腐蚀的技术。

是各向同性的刻蚀方法，利用化学反应过程去除待刻蚀区域的薄膜材料。

通常SiO2采用湿法刻蚀技术，有时金属铝也采用湿法刻蚀技术。第57页,共116页，2024年2月25日，星期天第58页,共116页，2024年2月25日，星期天

二.超微细图形曝光技术从原理来看：曝光过程，光通过掩膜版总会发生衍射现象。若掩膜版的线条太细，光刻出的线条与间距就会分辨不清。根据物理原理可知：当波长为λ时，不可能光刻出宽度小于λ/2的线条。新光刻技术根据波长越小光刻出的线条宽度越细，缩小特征尺寸关键在于改进光源，尽可能用波长短的光源。

远紫外曝光技术

电子束曝光技术

X-ray曝光技术离子束

曝光技术

紫外光

第59页,共116页，2024年2月25日，星期天1、远紫外曝光技术采用KrF激光光源：

λ=248nm

ArF激光光源：

λ=193nm配合新型光刻胶和多层光刻技术（移项掩膜技术）已能刻出0.25μm的线条。

2、电子束曝光技术用能量为1~5Kev的电子束在光刻胶上扫描，形成所需光刻图形。因电子波长短，能刻出0.10μm的线条。主要缺点：效率低，设备贵。电子束在光刻胶和硅衬底中会发生散射。

第60页,共116页，2024年2月25日，星期天

外延

指在单晶衬底上生长一层新单晶的技术。

新生单晶层的晶向取决于衬底，由衬底向外延伸而成，故称“外延层”。

外延生长通过控制反应气流中的杂质含量可方便调节外延层中的杂质浓度，不依赖于衬底中的杂质种类与掺杂水平。

外延与隔离扩散相结合，可解决双极型集成电路元器件间的隔离问题。§

3.7外延生长技术第61页,共116页，2024年2月25日，星期天

液相外延LPE

LiquidPhaseEpitaxy

分子束外延MBEMolecularBeamEpitaxy

气相外延VPE

VaporPhaseEpitaxy如金属有机物气相外延

MOVPE

Metal-organicVaporPhaseEpitaxy.

1.外延分类第62页,共116页，2024年2月25日，星期天IC中最常用的硅外延工艺.用加热提供化学反应所需的能量(局部加热)。2.气相外延生长VPE

反应管线圈气体入口气流

石墨板

气相四氯化硅在加热的硅衬底表面与氢气反应还原出硅原子淀积在表面上。

在外延中掺入定量的硼、磷元素可控制外延层的电阻率和导电类型。石墨板射频线圈加热：1500-2000℃高温：SiCl4+2H2→Si+4HCl↑释放出Si原子在基片表面形成单晶硅，典型生长速度：0.5~1μm/min。第63页,共116页，2024年2月25日，星期天

MBE生长半导体器件级质量的膜层，生长厚度为原子级。

MBE系统基本要求：超高真空10-10~

10-11τ，加热后轰击准备沉积物质形成分子流，在衬底表面淀积生长单晶层，生长速率0.01~0.03μm/min.

生长速度慢，设备昂贵，外延质量好，实施监控厚度、掺杂浓度和生长质量。3.分子束外延

MBE第64页,共116页，2024年2月25日，星期天计算机控制的分子束外延设备第65页,共116页，2024年2月25日，星期天在集成电路制造中，金属层的功能：

形成器件间的互连线；形成器件表面要电极

§3.8金属层制备工艺第66页,共116页，2024年2月25日，星期天二.

金属材料的要求

导电性好、损耗小；

与半导体有良好欧姆接触；性能稳定不与硅反应；台阶覆盖性好；工艺相容。金属铝所有金属都无法同时满足以上要求，铝是最好的。第67页,共116页，2024年2月25日，星期天

电迁移现象

铝是多晶结构，电流通过时铝原子受电子作用沿晶粒边界向高电位端迁移，使此处出现原子堆积形成小丘导致相邻金属线断路，低电位处出现空洞导至开路。

铝—硅互溶

铝在硅中有一定固溶度，若引线孔的硅向铝中溶解就会在硅中出现深腐蚀坑。若铝向硅中溶解渗透较深时，在pn结处就出现漏电甚至短路。1、铝存在的问题第68页,共116页，2024年2月25日，星期天2.

合金材料和其它材料大规模、超大规模集成电路常采用其它金属材料：铝—硅合金合金中硅的含量超过硅在铝中的固溶度，可避免出现铝—硅互溶问题。铜—铝合金铝中掺铜，铜原子在多晶铝边界处分凝阻止铝原子沿晶界迁移，抑制铝的电迁移。多晶硅

用低压化学气相沉积法制备多晶硅薄膜，代替铝作为MOS器件的栅极材料并同时完成互连，与铝层形成双层布线结构。第69页,共116页，2024年2月25日，星期天1.

金属层形成的方法主要采用：物理汽相沉积技术PVD

PysicalVaporDeposition最常用真空蒸发法溅射法真空蒸发法

把被蒸镀物质加热，利用被蒸镀物在高温时的饱和蒸汽压，气相原子沉积在晶片表面上形成薄膜层。溅射法

利用等离子对被溅镀物电极(靶)进行轰击，使气相等离子体内有被溅镀物的粒子，这些粒子沉积到晶片上形成薄膜。

第70页,共116页，2024年2月25日，星期天真空蒸发镀膜2.真空蒸发镀膜

提高温度熔解并蒸发材料。

将材料置于高熔点金属(W,Mo,Ta,Nb)制成的加热丝或舟内通直流电。

利用欧姆热加热材料；绝缘材料制成坩埚通射频交流电；利用电磁感应加热材料。

第71页,共116页，2024年2月25日，星期天1-发射体，2-阳极，3-电磁线圈，4-水冷坩埚，5-收集极，6-吸收极，7-电子轨迹，8-正离子轨迹，9-散射电子轨迹，10-等离子体吸收反射电子、背散射电子、二次电子吸收电子束与蒸发的中性离子碰撞产生的正离子e型电子枪蒸发源示意图3.电子束蒸发第72页,共116页，2024年2月25日，星期天大规模集成电路生产中，用溅射法取代蒸发法的优点：

溅射可在面积很大的靶上进行，解决大尺寸硅片沉积薄膜厚度均匀性问题。

较容易控制膜厚。

沉积的薄膜合金成分比蒸发法容易控制，改变加在硅晶片上的偏压和温度可控制薄膜许多重要性质如：台阶覆盖和晶粒结构等。溅射可用来沉积铝、铝合金、钛、钨钛合金、钨等金属。二.溅射镀膜第73页,共116页，2024年2月25日，星期天靶基片等离子体区溅射镀膜装置图靶原子第74页,共116页，2024年2月25日，星期天

金属层淀积在芯片的元器件上，光刻后形成所需的互连线和电极。为形成良好的欧姆接触还要进行合金化处理。

在真空或氮气等保护下500℃进行合金化，硅、铝发生互溶在界面形成非常薄的合金层，达到低阻欧姆接触。

四.合金化至此，制作的前部工序全部完成。后续要进行划片、装架、键合、封装等。

第75页,共116页，2024年2月25日，星期天§3.9

引线封装

1.引线

将芯片上的元、器件电极与细金属丝连接；一般采用金丝、硅铝丝。2.键合

将芯片内部的金属电极引出后再将金属丝与封装管座上外引线相连接。3.封装提供用户使用集成电路时用作连接的外引线，同时对内部管芯提供保护第76页,共116页，2024年2月25日，星期天§

3.10隔离技术首要问题采用隔离技术将元器件分离,进行电学上的隔离。集成电路：同一基底上：包括各种元器件器件之间不能通过基底导通第77页,共116页，2024年2月25日，星期天隔离技术可靠工艺与平面工艺兼容表面平坦化尽量少占芯片面积不影响集成电路整体性能隔离技术满足五个要求第78页,共116页，2024年2月25日，星期天标准pn结隔离pn结对通隔离集电极扩散隔离介质-PN结混合隔离(局部氧化隔离)

标准SiO2-多晶硅介质隔离绝缘物上硅(SOI技术)隔离方法第79页,共116页，2024年2月25日，星期天一.标准PN结隔离—双极IC基本隔离利用PN结在反向偏压下，即处于反向截止状态，对器件之间的电学隔离

第80页,共116页，2024年2月25日，星期天N外延集电区

p-SiP基区N+N+beCP+隔离墙P+隔离墙NPN型双极型晶体管示意图P+扩散一定要将外延层扩通与P衬底相连将P+接电路的低电位，隔离岛被反偏的PN结包围N型外延层被P型区域包围隔离岛第81页,共116页，2024年2月25日，星期天N外延集电区

p-SiP基区N+N+beCP+隔离墙P+隔离墙N外延集电区

p-SiP基区N+N+beCP+隔离墙P+隔离墙将P+隔离墙接电路最低电位(PN结处于反偏)就能将各隔离岛的器件彻底隔离同一衬底上有两个NPN型的双极型晶体管第82页,共116页，2024年2月25日，星期天缺点

横向扩散占面积较大，不利于提高集成度隔离结面积大，PN结面积大结电容效应大高频特性不好

P衬底N外延P+隔离隔离隔离深度大易横向扩散占面积深度大易横向扩散占面积N外延第83页,共116页，2024年2月25日，星期天eN外延集电区

p-SiP基区N+N+bCN外延集电区

N+埋层

p-SiP基区N+N+beCNPN晶体管集电区埋层引入电流通道狭长集电区电阻率高电阻较大增加低电阻率的N+型埋层减小集电区电阻的作用第84页,共116页，2024年2月25日，星期天2.

PN结对通隔离

P衬底N+埋层

N外延P+P+N+P+P+P+基区下隔离上隔离PN结对通隔离常用于高速和集成度要求较高的双极IC中将隔离分为上、下两次完成下隔离在外延前完成。高温外延时，下隔离的杂质同时向上下扩散上隔离与基区扩散同时完成，减小横向扩散展宽所占的面积第85页,共116页，2024年2月25日，星期天3.

集电极扩散隔离集电极扩散隔离优点隔离占的面积小。因N+扩散浓度高，P外延不会反型发射区扩散不用光刻，减少一次光刻；缺点

集电结的击穿电压较低

P-衬底

P外延基区N+埋层集电区N+隔离N+隔离N+发射区P第86页,共116页，2024年2月25日，星期天

二.双极集成电路的介质隔离介质隔离

SiO2形成隔离岛1.

标准SiO2—多晶硅介质隔离N硅衬底

氧化SiO2层上蒸铝

隔离光刻

隔离槽

去SiO2

N+埋层扩散

氧化SiO2层

生长多晶硅（衬底）

磨多晶硅露出SiO2层，形成被SiO2介质包围的隔离N型岛。SiO2N硅AlN硅衬底SiO2N+SiO2多晶硅多晶硅N+SiO2第87页,共116页，2024年2月25日，星期天MOS电路：同一衬底但不同导电类型MOS管间是自然隔离，因MOS管都是在导电类型相反的硅材料上制成如：同一硅衬底上的N-MOS和P-MOS互补型CMOS也是如此。

三.MOSIC中的隔离

N衬底上的两个PMOS管NP+P+P+P+场氧化层

N衬底上的MOS管(P阱CMOS)场氧化层NP+P+P阱N+N+场氧化层第88页,共116页，2024年2月25日，星期天

双阱CMOS

P衬底上的MOS管(N阱CMOS)场氧化层N外延

N+P阱N阱P+P+N+N+场氧化层PN+N+N阱P+P+场氧化层MOS电路自然电学隔离第89页,共116页，2024年2月25日，星期天N+N+N+N+

MOSIC中存在场区寄生晶体管，所以要进行管间的隔离。2、

MOS电路中寄生晶体管间的隔离栅极1栅极2场氧化层源极1源极2漏极2漏极1金属走线寄生栅极寄生沟道寄生源、漏极栅氧化层增加寄生MOS晶体管的开启电压增加场氧厚度提高场区表面掺杂浓度第90页,共116页，2024年2月25日，星期天利用氧在Si3N4中扩散非常缓慢的性质。当硅表面有一层Si3N4时，无法生成氧化物。此外，Si3N4本身氧化过程也非常缓慢。在整个氧化中，氮化硅将作为氧化物阻挡层保持不变。3.

局部氧化隔离法

介质-PN结混合隔离衬底氧化去掉氮化层SiO2缓冲层Si3N4隔离岛底部:PN结隔离隔离岛侧壁：绝缘介质第91页,共116页，2024年2月25日，星期天四、绝缘物上硅隔离

PN结隔离击穿电压较低(小于40伏)，结电容较大等，在辐射下会产生较大的瞬态电流导致隔离失败。所以要求高电压的电路都采用绝缘物上硅隔离。绝缘物上硅隔离技术（SoI）单晶硅薄层—绝缘层—衬底在绝缘层衬底上生长的单晶硅薄层制备电路。SiO2第92页,共116页，2024年2月25日，星期天硅衬底单晶SiSiO21μm100nm特点工艺简单成本低封装密度高；抗辐射性好速度快目前典型超薄SoI结构单晶硅薄层（约100nm）绝缘层（SiO2约1μm）衬底体硅构成

第93页,共116页，2024年2月25日，星期天

平面工艺与台面合金工艺不同，器件所有各个组成部分都在同一平面中完成。PNP台面合金管P-Ge集电区NSbPIn-Ga基区发射区发射结ebC集电结ebCP-硅NP集电区集电结基区发射区发射结PNP平面管第94页,共116页，2024年2月25日，星期天PN+N-Si分立npn双极型晶体管第95页,共116页，2024年2月25日，星期天N-SiSiO2在衬底上氧化生长SiO2层光刻基区后进行Ⅲ族硼扩散形成P型基区NPSiO2再进行氧化生长SiO2准备进行发射区光刻光刻后进行Ⅴ族磷扩散形成n发射区NPSiO2N+

SiO2N

PN+

再氧化生长SiO2准备进行引线孔光刻SiO2NPN+

光刻后金属铝蒸发形成基区、发射区引线SiO2NP型基区分立npn双极型晶体管平面工艺第96页,共116页，2024年2月25日，星期天ebC进行铝反刻去掉基区、发射区电极引线以外的铝层NPN+

铝进行金属铝蒸发形成基区、发射区电极引线PN+N-SiSiO2NPN+

铝第97页,共116页，2024年2月25日，星期天PN+N-Si集电区基区发射区分立双极型晶体管的集电极由底座引出。整个工艺过程中需多次光刻，所以需要多次氧化。形成两个pn结时，扩散的杂质浓度必须考虑载流子的补偿作用。集电极引线基极引线

发射极引线若要使晶体管有放大作用，必须保证：

Ne>Nb>Nc第98页,共116页，2024年2月25日，星期天集成电路中双极型晶体管N外延集电区

N+埋层

p-SiP基区N+N+beCP+隔离环P+隔离环集成电路中的双极型晶体管结构与分立型相同因所有的元器件均在同一电路上，所以必须要有隔离分开集电极只能从上面引出第99页,共116页，2024年2月25日，星期天IC中纵向NPN晶体管剖面图ALSiO2bPP+P-衬底ecn+-外延N-epiP+n+n+P-衬底n+埋层N-外延N-外延P+P+P+P+

PN结隔离槽NPP+隔离P+隔离cbeppIC中横向PNP晶体管剖面图第100页,共116页，2024年2月25日，星期天衬底单晶片键合封帽老化筛选总测隔离区氧化2埋层窗口扩散外延生长初始氧化1埋层窗口光刻1隔离窗口光刻2基区窗口光刻3隔离区窗口扩散基区氧化3基区扩散电极铝反刻6引线孔光刻5蒸发电极发射区扩散引线孔氧化5划片中间测试装架压焊点光刻7合金表面钝化6发射区氧化4发射区窗口光刻43.平面双极型集成电路晶体管基本工艺流程第101页,共116页，2024年2月25日，星期天

第