第八章FPGA和CPLD课件

第8章FPGA和CPLD2024/4/172CPLD=ComplexProgramminglogicdevice，复杂可编程逻辑器件

FPGA=FieldProgrammableGateArray,现场可编程门阵列2024/4/173CPLD原理——与或阵列组合逻辑由乘积项阵列和乘积项选择矩阵产生组合逻辑D触发器直接利用宏单元中的可编程D触发器来实现时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器的时钟端可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚以上步骤都是由软件自动完成，不需要人为干预对于复杂电路，一个宏单元不能实现时需要通过并联扩展项和共享扩展项将多个宏单元相连，宏单元的输出也可以连接到可编程连线阵列，再做为另一个宏单元的输入

2024/4/1742024/4/175典型的可编程器件的框图SPLD(SimpleProgrammableLogicDevice)EPLD(ErasableProgrammableLogicDevice)CPLD(ComplexProgrammableLogicDevice)一个二维的逻辑块阵列构成了PLD器件的逻辑组成核心输入／输出块连接逻辑块的互连资源连线资源由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入／输出块之间的连接2024/4/176基于LUT（Look-Up-Table）结构FPGA实现原理A、B、C、D作为地址线连到到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，实现组合逻辑D触发器直接利用LUT后面D触发器来实现时钟信号CLK由I/O脚输入后进入芯片内部时钟专用通道，直接连接到触发器的时钟端2024/4/177现场可编程阵列FPGA基于查找表的构成原理与结构实际逻辑电路LUT的实现方式

a,b,c,d输入逻辑输出地址RAM中存储的内容00000000000001000010....0...01111111111

多使用4-6输入的LUT每一个LUT可以看成一个有4位地址线的16×1的RAM当用户通过原理图或语言描述了一个逻辑电路以后，开发软件自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可基于SRAM工艺，掉电后信息会丢失，需要外加一片专用配置芯片，在上电时由这个专用配置芯片把数据加载到FPGA中才可以正常工作2024/4/178Altera公司FLEX/ACEX芯片的内部结构主要结构：I/O块LAB：一个LAB包括8个逻辑单元（LE）,每个LE包括一个LUT，一个触发器和相关的相关逻辑可编程行/列连线RAM块大部分的FPGA系列与此结构基本类似2024/4/179CPLD与FPGA比较CPLD/EPLD基于乘积项，功耗低速度慢分解组合逻辑功能强一个宏单元可分解十几甚至20~30多个组合逻辑输入集成度较低一般最大只能做到约512个逻辑单元无片内RAM适合于简单的组合逻辑不需要配置，上电即可使用FPGA基于查找表，功耗高速度快分解组合逻辑功能较弱一个查找表只能处理约4输入的组合逻辑集