数字钟的设计

数字钟的设计④仿真波形在此只列出将10MHz分为1MHz的仿真波形，余下两个类似，不再赘余波形分析：当第一个clk信号到第五个clk信号期间，qout一直输出低电平，当第六个clk信号来到时，qout开始输出高电平，明显可以看出这是一个10分频。则可以类推，10MHz分为1Hz为10,000,000分频，10MHz分为4Hz为2,500,000分频3.5音乐模块MISIC3.5.1音乐模块原理：硬件乐曲演奏电路顶层模块图如图3.5.1所示，电路由5个子模块构成。本模块为“梁祝”乐曲演奏电路的实现。组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能连续演奏所需的两个基本要素。图3.5.1乐曲演奏电路顶层设计3.5.2SPK模块=1\*GB3①SPK模块原理：音符的频率可以由图3.5.2中的SPK获得。这是一个数控分频器。由其CLK端输入一具有较高频率（1MHz）的时钟，通过SPK分频后，由boom口输出。由于直接从分频器中出来的输出信号是脉宽极窄的信号，为了有利于驱动扬声器，需另加一个D触发器分频以均衡其占空比，但这时的频率将是原来的1/2。SPK对CLK输入信号的分频比由输入的11位预置数TN[10..0]决定。SPK的输出频率将决定每一音符的音调；这样，分频计数器的预置值TN[10..0]与输出频率就有了对应关系，而输出的频率又与音乐音符的发声有对应关系，例如在TT模块中若取TN[10..0]=11'H40C，将由boom发出音符为“3”音的信号频率。详细的对应关系可以参考图3.5.3的电子琴音阶基频对照图。图3.5.2TT模块图图3.5.3电子琴音阶基频对照图（单位Hz）=2\*GB3②VHDL代码3.TT模块=1\*GB3①TT模块原理：音符的持续时间需根据乐曲的速度及每个音符的节拍数来确定，图3.3中模块TT的功能首先是为模块SPK（11位分频器）提供决定所发音符的分频预置数，而此数在SPK输入口停留的时间即为此音符的节拍周期。模块TT是乐曲简谱码对应的分频预置数查表电路，程序数据是根据图3.2得到的，程序中设置了“梁祝”乐曲全部音符所对应的分频预置数，共14个，每一音符的停留时间则由音乐节拍和音调发生查表模块ROM中简谱码和工作时钟clock的频率决定，在此为4Hz。这4Hz频率来自分频模块fenpin4hz.而模块TT的14个值的输出由对应于rom模块输出的q[3..0]及4位输入值index[3..0]确定，而index[3..0]最多有16种可选值。输向模块TT中index[3..0]的值在SPK中对应的输出频率值与持续的时间由模块rom决定。模块图如图3.5.4所示：图3.5.4TT模块图=2\*GB3②VHDL代码4.CNT138模块=1\*GB3①CNT138模块原理：模块CNT138是一个8位二进制计数器，内部设置计数最大值为139，作为音符数据ROM的地址发生器。这个计数器的计数频率即为4Hz。即每一计数值的停留时间为0.25秒，恰为当全音符设为1秒时，四四拍的4分音符持续时间。例如，“梁祝”乐曲的第一个音符为“3”，此音在逻辑中停留了4个时钟节拍，即1秒时间，相应地，所对应的“3”音符分频预置值为11'H40C，在SPK的输入端停留了1秒。随着计数器CNT138按4Hz的时钟速率作加法计数时，即随地址值递增时，音符数据ROM模块中的音符数据将从ROM中通过q[3..0]端口输向TT模块，“梁祝”乐曲就开始连续自然地演奏起来了。CNT138的节拍是139，正好等于ROM中的简谱码数，所以可以确保循环演奏。对于其他乐曲，此计数最大值要根据情况更改。模块图如图3.5.5所示：图3.5.5CNT138模块图=2\*GB3②VHDL代码5.音符ROM模块此模块是用来存放梁祝的音符数据，数据如下所示，模块图见图3.5.6。图3.5.6音符ROM图音符数据：WIDTH=4;//“梁祝”乐曲演奏数据DEPTH=256;//实际深度139ADDRESS_RADIX=DEC;//地址数据类是十进制DATA_RADIX=DEC;//输出数据的类型也是十进制CONTENTBEGIN//注意实用文件中要展开以下数据，每一组占一行00:3;01:3;02:3;03:3;04:5;05:5;06:5;07:6;08:8;09:8;10:8;11:9;12:6;13:8;14:5;15:5;16:12;17:12;18:12;19:15;20:13;21:12;22:10;23:12;24:9;25:9;26:9;27:9;28:9;29:9;30:9;31:0;32:9;33:9;34:9;35:10;36:7;37:7;38:6;39:6;40:5;41:5;42:5;43:6;44:8;45:8;46:9;47:9;48:3;49:3;50:8;51:8;52:6;53:5;54:6;55:8;56:5;57:5;58:5;59:5;60:5;61:5;62:5;63:5;64:10;65:10;66:10;67:12;68:7;69:7;70:9;71:9;72:6;73:8;74:5;75:5;76:5;77:5;78:5;79:5;80:3;81:5;82:3;83:3;84:5;85:6;86:7;87:9;88:6;89:6;90:6;91:6;92:6;93:6;94:5;95:6;96:8;97:8;98:8;99:9;100:12;101:12;102:12;103:10;104:9;105:9;106:10;107:9;108:8;109:8;110:6;111:5;112:3;113:3;114:3;115:3;116:8;117:8;118:8;119:8;120:6;121:8;122:6;123:5;124:3;125:5;126:6;127:8;128:5;129:5;130:5;131:5;132:5;133:5;134:5;135:5;136:0;137:0;138:0;END;四、硬件实现本次实验电路选择模式7，电路图如下所示：4.1引脚锁定将设计编程下载进选定的目标器件中，作进一步的硬件测试，操作如下：①实验系统对应信号与芯片引脚对照表端口信号名结构图上信号名实验箱显示clk2CLOCK24Hzclk3CLOCK0256HzclkCLOCK910MHzrstPIO3键4jian5PIO4键5jian8PIO7键8q1PIO19-PIO16译码器1q2PIO23-PIO20译码器2q3PIO27-PIO24译码器4q4PIO31-PIO28译码器5q5PIO35-PIO32译码器7q6PIO39-PIO36译码器8speakSPEAKER扬声器led1PIO43-PIO40D4、D3、D2、D1led2PIO47和PIO44D8和D5②：引脚锁定图如下所示4.2硬件测试硬件实现图片情况结果分析初始状态：设为12:00:00无论是按系统复位键还是按键4键，都可以将数字钟回归初始状态，即为12：00：00，同时蜂鸣一下，表示整点报时校分若想改变分的显示，按动键5，使分以4Hz为计数脉冲，使其计数频率加快，当达到正确时间时，松动按键开关校时若想改变时的显示，按动键8，使时以4Hz为计数脉冲，使其计数频率加快，当达到正确时间时，松动按键开关秒进位秒进位前：此时时间为05:04:59，当下一个时钟脉冲来的时候会产生一个进位信号给分秒进位后：当分获得进位信号后，分在原有的基础上加1，而此时，秒会清零，此时时间显示为05:05:00分进位分进位前:此时时间为05:59:59，又一个时钟上升沿过来时，秒会产生一个进位信号给分，分会产生一个进位信号给时分进位后：时在原有的基础上加1，分位和秒位清零，则此时时间显示为06:05:00闹铃定时：设置为06:30:00代码中设定闹铃时间为06:30:00，当时间为06:30:00时，上面的前四个发光二极管会一直亮起，后面四个会随着我们闹钟的梁祝音乐有序的闪烁，响铃持续时间为1分钟项目总结，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。本次数字钟的设计，我们小组花了很多的精力，经过对源程序的编辑、编译、仿真、编程下载，在EDA实验开发系统进行验证时达到了我们预期的效果。但这过程并不是一帆风顺，中间遇到了很多的困难。一开始我们是分模块进行设计，每个人负责几个模块。比如在负责音乐模块中，我们小组一开始想利用锁相环获得1MHz和4Hz,却发现编译通不过，我们很是困惑，不知哪里出现问题。最后通过查找资料发现4Hz已不再cyclone芯片的分频范围内，找到原因后，我们小组转换思路，利用以前做的分频模块解决了问题。做完各个模块后，顶层电路图的绘制也出现了很多的问题，令我们小组最头痛的是怎样将音乐模块与计数显示