第2章 原理图输入设计教材

第2章原理图输入设计

【学习目标】

通过本章学习，了解QuartusⅡ软件开发流程、QuartusⅡ软件的特点和QuartusⅡ软件用户界面；掌握QuartusⅡ软件的基本操作、EDA技术中的简单原理图设计方法和较复杂的原理图设计开发方法。2.1QuartusⅡ软件介绍

QuartusⅡ是Altera公司的综合性的PLD开发软件，支持原理图、VHDL、Verilog-HDL以及AHDL(AlteraHardwareDescriptionLanguage)等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

2.1QuartusⅡ软件介绍此外，QuartusⅡ通过和DSPBuilder工具与Matlab／Simulink相结合，可以直接实现各种DSP应用系统；支持Altera的片上可编程系统(SOPC)的开发，集系统级设计、嵌入式软件开发和可编程逻辑设计于一体，是一种综合性的开发平台。2.1QuartusⅡ软件介绍

2.1.1QuartusⅡ软件开发流程

QuartusⅡ的设计流程如图2.1所示。

图2.1QuartusⅡ的设计流程2.1QuartusⅡ软件介绍2.1.2QuartusⅡ软件的特点

1．编译增强特性提高了设计效率

QuartusⅡ编译增强特性为高密度FPGA提供最高效的增强型设计方法，通过LogicLock设计流程，设计人员可以针对独立的设计分区进行优化，对于没有改动的分区则保留其性能不变，从而提高时序逼近效率，将设计编译时间缩短了近70%。2.1QuartusⅡ软件介绍2．更快集成IP

QuartusⅡ设计软件含有SOPCBuider工具。SOPCBuilder是QuartusⅡ特有的软件工具，能够快速方便地构建、评估嵌入式系统。SOPCBuilder的特点如下：集成了来自Altera以及AMPP合作伙伴的现成IP。在系统中生成自己的可重复使用的定制元件。根据每个系统的需求，生成HDL，构建最佳互连架构。2.1QuartusⅡ软件介绍输出系统测试组件。输出生成系统基于存储器映射和组成的定制软件开发套件(SDK)。

SOPCBuilder使设计者能够集中精力在用户逻辑设计上，无需手工完成系统集成任务从而提升了系统性能。

2.1QuartusⅡ软件介绍

3．在设计周期的早期就对IO引脚进行分配和确认

QuartusⅡ软件可以进行预先的I／O分配和确认操作(无论顶层的模块是否已经完成)，这样就可以在整个设计流程中尽早开始印制电路板(PCB)的布线设计工作。2.1QuartusⅡ软件介绍

4．功率分析和优化

QuartusⅡ软件的PowerPlay技术可以使设计者对动态和静态功耗进行精确地分析和优化。PowerPlay功率分析功能产生详细的报告，指明哪种器件结构甚至是设计层次模块消耗了最大的热墩量。2.1QuartusⅡ软件介绍

5.存储器编译器用户可以使用QuartusⅡ软件中提供的存储器编译器的功能对AlteraFPGA中的嵌入式存储器进行轻松管理。2.1QuartusⅡ软件介绍

6.支持CPLD/FPGA和基于HardCopy的

ASlC

除了CPLD和FPGA以外，QuartusⅡ软件还使用和FPGA设汁完全相同的设计工具、IP和验证方式支持HardCopy结构化ASIC。2.1QuartusⅡ软件介绍

7．使用全新的命令行和脚本功能自动化设计流程

用户可以使用命今行或QuartusⅡ软件中的图形用户界面(GUI)独立运行QuartusⅡ软件中的综合、布局布线、时序分析以及编程等模块。2.1QuartusⅡ软件介绍2.1.3QuartusⅡ的图形用户界面

图2.2QuartusII用户界面2.1QuartusⅡ软件介绍界面主要包含了项目导航栏、编辑输入窗口、状态栏及消息窗口四个部分。

1．Projectnavigator窗口项目导航窗口，包括3个可以切换的标签：Hierarchy标签用于层次显示，提供了逻辑单元、寄存器、存储器使用等信息；File和DesignUnits标签提供了工程文件和设计单元的列表。

2.1QuartusⅡ软件介绍

2．编辑输入窗口设计输入的主窗口，原理图、HDL语言编译、仿真的报告等都在这里显示。

3．Status窗口状态窗口，用以显示各系统运行阶段的度。

4．Massage窗口消息窗口，实时提供系统消息、警告及相关错误信息等。2.2用原理图方法设计2-4译码器2.2.12-4译码器电路输入与编辑1．建立工程（1）建立工程文件首先在硬盘上建立工作文件夹，例如：2_4decoder。单击“File”菜单下的“NewProjectWizard…”命令，如图2.3所示。2.2用原理图方法设计2-4译码器图2.3建立新工程2.2用原理图方法设计2-4译码器图2.4指定工程的基本信息2.2用原理图方法设计2-4译码器（2）选择需要加入的文件和库单击图2.4中的“Next”按钮，此时，如果文件夹不存在的话，系统会提示用户是否创建该文件夹，选择“Yes”按钮后自动创建，接下来会弹出图2.5所示的对话框。2.2用原理图方法设计2-4译码器没有需要添加的文件和库，直接单击“Next”按钮即可。

图2.5添加文件对话框2.2用原理图方法设计2-4译码器（3）选择目标器件在弹出的对话框中选择目标器件，如图2.6所示。本例中“Family”选项选择“ACEX1K”系列器件，在“Availabledevices”选项下选择“EP1K100QC208-3”选项，单击“Next”按钮目标器件选择完毕。2.2用原理图方法设计2-4译码器

图2.6器件类型设置2.2用原理图方法设计2-4译码器（4）选择第三方EDA工具界面如图2.7所示，用户可以选择所用到的第三方工具如ModleSim、Synplify等。本例中并没用调用第三方工具，直接单击“Next”按钮即可。2.2用原理图方法设计2-4译码器图2.7EDA工具设置2.2用原理图方法设计2-4译码器（5）结束设置单击图2.7中的“Next”按钮后进入最后确认的对话框，如图2.8所示。从图中可以看到建立的工程名称、选择的器件和选择的第三方工具等信息，如果无误的话，单击“Finish”按钮，出现如图2.9所示的窗口，在资源管理窗口中可以看到新建的名称“2_4decoder”工程。2.2用原理图方法设计2-4译码器

图2.8工程信息概要2.2用原理图方法设计2-4译码器图2.9完成工程配置后的显示2.2用原理图方法设计2-4译码器

2.建立原理图文件（1）建立原理图/图表模块文件在图2.9所示的界面中建立原理图/图表模块文件。单击“File”菜单下的“New”命令（或者用快捷键Ctrl+N），弹出新建对话框，如图2.10所示。在“DeviceDesignFiles”对话框选择原理图/图表模块文件，双击“BlockDiagram/SchematicFile”选项2.2用原理图方法设计2-4译码器（或者选中该项后单击“OK”按钮）后建立文件成功，生成编辑器界面如图2.11所示。图2.10新建原理图/图表模块文件2.2用原理图方法设计2-4译码器图2.11图形编辑窗口2.2用原理图方法设计2-4译码器

图2.12选择元器件2.2用原理图方法设计2-4译码器

(2)放置元件符号在如图2.11所示的图形编辑窗口的空白处双击鼠标左键（或者在编辑工具栏中单击工具）弹出如图2.12所示的选择电路符号对话框，选中“primitives”→“logic”→“and2”（或者在“Name”输入编辑框中输入“and2”）后，单击“OK”按钮。2.2用原理图方法设计2-4译码器图2.13摆放与门2.2用原理图方法设计2-4译码器将二输入与非门的符号移动到合适的位置放置，如图2.13所示。同理，在图形编辑窗口中放置2-4译码器的其他元件及两个input和四个output符号，如图2.14所示。2.2用原理图方法设计2-4译码器图2.14摆放好所有元器件2.2用原理图方法设计2-4译码器

(3)连接各元器件并命名原理图和图表模块编辑时所用到的工具按钮，如图2.15所示。熟悉这些工具的基本性能，可以大大提高设计速度。

图2.15编辑工具按钮2.2用原理图方法设计2-4译码器双击pin_name使其衬底变黑后，输入相应的端口名（或者双击input，弹出“PinProperties”对话框，在“Pinname”一栏里填上名字）。用相同的方法将其它输入、输出信号命名，完成的2-4译码器原理图如图2.16所示。2.2用原理图方法设计2-4译码器图2.162-4译码器原理图2.2用原理图方法设计2-4译码器

(4)保存文件在图2.16界面中单击保存文件按钮。在默认情况下，“文件名（N）”的文本编辑框中为工程的名称“2_4decoder”，单击“保存”按钮即可保存文件。2.2用原理图方法设计2-4译码器2.2.22-4译码器的综合在图2.16界面中单击水平工具条上的编译按钮，开始编译，并伴随着进度不断地变化，编译完成后显示的窗口如图2.17所示，单击“确定”按钮。2.2用原理图方法设计2-4译码器

图2.17编译完成2.2用原理图方法设计2-4译码器

2.2.22-4译码器的仿真

1.建立矢量波形文件在图2.17所示界面中，单击“File”选项下的“New”命令，在弹出“New”对话框中选择“OtherFile”页面，如图2.18所示，选择“VectorWaveformFile”选项后单击“OK”按钮，弹出如图2.19所示的矢量波形编辑窗口。2.2用原理图方法设计2-4译码器图2.18建立矢量波形文件2.2用原理图方法设计2-4译码器

图2.19矢量波形编辑窗口2.2用原理图方法设计2-4译码器2.添加端口或节点（1）在如图2.19显示的界面中，双击“Name”下方的空白处，弹出“InsertNodeorBus”对话框如图2.20所示。单击对话框的“NodeFinder…”按钮后，弹出的“NodeFinder…”对话框，将filter项设置为Pins:all，如图2.21所示。2.2用原理图方法设计2-4译码器图2.20“InsertNodeorBus”对话框2.2用原理图方法设计2-4译码器图2.21“NodeFinder…”对话框2.2用原理图方法设计2-4译码器（2）在图2.21界面中单击“List”按钮，则会在“NodeFound”中列出设计中的引脚号，如图2.22所示。图2.22列出输入/输出节点2.2用原理图方法设计2-4译码器（3）在图2.22界面中单击“>>”按钮，则将所有输入/输出复制到右边的一侧。也可以只选择其中的一部分，根据情况而定，如图2.23所示。图2.23选择输入/输出节点2.2用原理图方法设计2-4译码器（4）在图2.23界面中单击“OK”按钮后，返回“InterNodeorBus”对话框。此时，在“Name”和“Type”栏里出现了“MultipleItems”，如图2.24所示。图2.24查找节点后的“InterNodeorBus”对话框2.2用原理图方法设计2-4译码器（5）在图2-24界面中单击“OK”按钮，选中的输入/输出端被添加到矢量波形编辑窗口中，如图2.25所示。图2.25添加节点后的矢量波形编辑窗口2.2用原理图方法设计2-4译码器

3.编辑输入信号并保存文件在编辑输入信号过程中将用到仿真设置工具栏，每个按钮及其功能如图2.26示。在图2.25所示界面中单击“Name”下方的“A”。即选中该行的波形。在本例中可将输入信号“A”设置为周期信号，单击工具栏中的按钮，弹出“Clock”对话框，此时可以修改信号周期、相位和占空比。设置完成后单击“OK”按钮。如图2.27所示。2.2用原理图方法设计2-4译码器图2.27编辑输入信号2.2用原理图方法设计2-4译码器

4.仿真（1）功能仿真首先单击“Assignments”菜单下的“settings”命令，在弹出的“settings”对话框中进行设置。操作界面如图2.28所示，单击左侧标题栏中的“SimulatorSettings”选项后，在右侧“Simulationmode”下拉菜单中选择“Functional”选项即可。2.2用原理图方法设计2-4译码器图2.28设置仿真类型

2.2用原理图方法设计2-4译码器设置完成后需要生成功能仿真网络表。单击“Processing”菜单下的“GenerateFunctionalSimulationNetlist”命令，系统会自动创建功能仿真网络表。最后单击按钮进行功能仿真如图2.29所示，从图中可以看出，仿真后的波形没有延时。2.2用原理图方法设计2-4译码器

图2.29功能仿真波形图2.2用原理图方法设计2-4译码器（2）时序仿真

QuartusⅡ中默认的仿真为时序仿真，在图2.27界面中直接单击仿真按钮即可。如果在做完功能仿真后进行时序仿真，需要在“Settings”选项中的“SimulatorSettings”对话框，将“Simulationmode”栏设置成“Timing”选项。仿真完成后的窗口如图2.30所示。2.2用原理图方法设计2-4译码器

图2.30时序仿真波形图2.2用原理图方法设计2-4译码器

2.2.42-4译码器的编程下载

1.引脚分配

QuartusⅡ的引脚分配是为了对所设计的工程进行硬件测试，将输入/输出信号锁定在器件确定的引脚上，单击“Assignments”菜单下的“Pins”命令弹出的对话框如图2.31所示，在其下方的列表中列出了本项目所有的输入/输出引脚名。2.2用原理图方法设计2-4译码器图2.31选择要分配引脚的界面输入/输出引脚名2.2用原理图方法设计2-4译码器在图2.31界面中，双击输入端“pin_name”对应的“Location”项后弹出引脚列表，从中选择合适的引脚，则输入pin_name的引脚分配完毕。同理完成所有引脚的指定，如图2.32所示。分配引脚完成后必须重新编译工程才能使本次引脚分配有效。2.2用原理图方法设计2-4译码器图2.32完成所有引脚分配的界面分配引脚完成2.2用原理图方法设计2-4译码器

2.下载验证下载验证是将本次设计所生成的文件通过与计算机连接的下载电缆下载到实验平台上来验证此次设计是否符合要求。2.3较复杂的原理图设计

2.3.130秒倒计时电路设计

1.电路原理

30秒倒计时电路的核心元件之一是含有时钟使能及进位扩展输出的计数器74ls169和其他一些辅助元件来完成，为此在这里拟用两个74ls169。

2.30秒倒计时电路实现首先从实现图2.33所示的30秒倒计时电路绘制和测试开始，为此，可以在QuartusⅡ软件中先建立工程文件，然后建立图形编辑文件，按照上一节介绍的原理图设计方法完成图2.33所示电路。2.3较复杂的原理图设计

3.编译与仿真对如图2.33所示的30秒倒计时电路进行编译，检查、修改图中的错误后再进行仿真。波形仿真结果如图2.34所示。分析电路功能完全符合原设计要求，当clk输入时钟信号时倒计时开始，直到计时为0又开始新一轮计时，图中的a表示时间的十位，b表示时间的个位。2.3较复杂的原理图设计

图2.3330秒倒计时电路原理图2.3较复杂的原理图设计图2.3430秒倒计时电路仿真时序图2.3较复杂的原理图设计

2.3.2电子钟计数电路设计

1.电子钟计数结构分析电子钟电路中小时用两个74160实现二十四进制计数器，计数器输出通过7448译码器驱动数码管实现从零到二十四的计数显示，而分和秒各采用了74160实现的两个六十进制的计数器来实现，电路结构框图如图2.35所示。2.3较复杂的原理图设计图2.35电子钟计数电路结构图秒计数器时钟脉冲分计数器时计数器数码管显示数码管显示数码管显示2.3较复杂的原理图设计2.二十四进制计数器设计（1）电路设计本电路采用74l60实现，首先设计出一个一百进制的计数器，在24(00100100)处直接取出所有为1的端口，给所有为0的2.3较复杂的原理图设计端口加非门，然后经过与非门后输出给清零端，使用清零的方法完成二十四进制计数，计数范围为0～23。用图形编辑方法实现二十四进制计数器的设计，小时计数的二十四进制计数器电路图如图2.36所示。2.3较复杂的原理图设计图2.36二十四进制计数器电路2.3较复杂的原理图设计（2）电路仿真二十四进制计数器电路仿真波形如图2.37所示，给clk一个时钟信号，开始计数，当b计数到9（译码输出是67）时a就加一位，直到a为2（译码输出是5B）b为4（译码输出是4F）时，又开始重新计数，因此电路与设计要求完全符合。2.3较复杂的原理图设计图2.37二十四进制计数器仿真波形图2.3较复杂的原理图设计（3）元件打包元件打包是将设计电路打包成为一个模块或元件，以便于设计顶层文件或其它电路时调用。点击project，然后点击setastop-levelentity，然后点击file/create/update/createsymbolfilesforcurrentfile则可。如图2.38和图2.39所示。然后在新的图形文件中能找打包的文件，已经是一个元件，如图2.40所示。2.3较复杂的原理图设计图2.38设置顶层文件

2.3较复杂的原理图设计

图2.39文件打包操作

2.3较复杂的原理图设计图2.40新的图新界面找打包文件2.3较复杂的原理图设计

3.六十进制计数器设计

六十进制计数器也采用74l60实现，首先设计出一个一百进制的计数器，在60（01100000）处直接取出所有为1的端口，给所有为0的端口加非门，然后经过与非门后给清零端，使用清零法完成六十进制计数器设计。分钟和秒计数的六十进制计数电路如图2.41所示。2.3较复杂的原理图设计图2.41分钟和秒计数的六十进制电路2.3较复杂的原理图设计分钟和秒计数的六十进制计数电路波形仿真如图2.42所示，给clk一个时钟信号，开始计数，b由0（3f）开始计数每到9（67）时，a加一位，当