数字电路与系统设计课件

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A/D和D/A变换一、概念及其应用二、主要技术指标1.精度：用分辨率、转换误差表示2.速度：用转换时间、转换速率表示*传感器A/D计算机D/A模拟控制被测被控对象图8.0.1典型的数字控制系统框图*第一节DAC

一、DAC的基本原理数码寄存器模拟

开关译码

网络求和放大器DuA参考电源UREF图8.1.1DAC方框图*图8.1.2D和uA的关系图11111110110111001011101010010001001000110100010101110110246-6-4-2DuA*1.构成2.工作原理电阻网络、双向电子模拟开关、求和放大器、数码寄存器、参考电源通常取Rf=R，则：二、倒T型R-2R电阻网络DAC*图8.1.4倒T型R-2R电阻网络D/A转换电路*

满量程电压值：例已知4位倒T型DAC，输入数字量为1101，uREF=-8V，Rf=R，则输出模拟量uO=?解：*三、DAC的主要参数1.分辨率LSB：LeastSignificantBit(1)用输出的电压（电流）值表示输入变化1LSB时，输出端产生的电压变化。MSB：MostSignificantBit*例1

已知uOm=5V，n=10，则例2

倒T型网络DAC的uOm=10V，试问需多少位代码，才能使分辨率R′达到2mV。(Rf=R)解由题意知：*(2)用百分比表示(3)用位数n表示2.转换误差(1)绝对误差：实际值与理想值之间的差值。(2)相对误差：绝对误差与满量程的比值。*从输入的数字量发生突变开始，直到输出电压进入与稳态值相差±½LSB范围以内的这段时间。3.建立时间tset

tset±½LSBuOt*第三节ADC

一、模数转换的一般过程1.采样和保持2.量化与编码量化电平（离散电平）：都是某个最小单位（量化单位△）的整数倍的电平。①舍尾方法②四舍五入方法*图8.3.2基本采样保持电路*Otu1(t)(a)模拟输入信号*Ot(b′)采样信号*Ot(b)采样输出信号*图8.3.1模拟信号的采样保持OtuO(t)（c）采样保持信号*采样—保持信号uO量化电平uq……*采样—保持信号uO量化电平uq……*1.组成二、逐次逼近式ADC电压比较器、D/A转换器、时序分配器、JKFF、寄存器2.工作原理先使JKFF的最高位为1，其余低位为0，比较，下一CP有效沿到，决定1的去留；再使JKFF的次高位为1，其余低位为0，比较，下一CP有效沿到，决定1的去留；*直到最低位比较完为止。此时JKFF中所存的数码就是所求的输出数字量。转换位数为N，则转换时间为(N+1)Tcp。三、ADC的主要参数1.分辨率：所能分辨的输入模拟量的最小值。(1)用输入的电压（电流）值表示*图8.3.34位逐次逼近型A/D转换器结构图*CPCP0CP1CP2CP4CP3图8.3.4时序分配器输出波形*例已知一ADC为10位，UREF=5V，则：(2)用百分比表示(3)用位数n表示*2.转换误差(1)绝对误差：与输出数字量对应的理论模拟值与产生该数字量的实际输入模拟值之间的差值绝对误差与额定最大输入模拟值（FSR）的比值，通常用百分数表示。(2相对误差：3.转换时间和转换速率**

半导体存储器一、半导体存储器概念2.存取速度三、分类二、重要指标1.存储量1.按存取方式分类**第一节只读存储器（ROM）2.按使用器件类型来分一、ROM的分类1.按存储内容写入方式来分四、ROM的逻辑关系二、ROM的结构

三、ROM的工作原理

1.属于组合逻辑电路

2.阵列图**五、ROM的应用

六、固定ROM(MROM)1.实现组合逻辑函数

2.字符发生器

(1)UVEPROM七、可编辑只读存储器(PROM)

八、可改写可编程只读存储器(EPROM)

(2)E2PROM九、快闪存储器**第二节随机存储器(RAM)1.位扩展一、静态RAM(SRAM)

二、存储容量的扩展2.字扩展

三、动态RAM(DRAM)

**第9章半导体存储器一、半导体存储器概念：2.存取速度二、重要指标

三、分类

1.存储量：字数N×位数M如1K容量通常指1024×8bit*高速RAM的存取时间仅10ns左右**1.按存取方式分类：

串行存储器(SAM):SequentialAccessMemory

只读存储器(ROM):ReadOnlyMemory

随机存储器(RAM):RandomAccessMemoryFIFO型例：前述的单向移位寄存器FILO型例：前述的双向移位寄存器**第一节只读存储器（ROM）

一.ROM的分类：

1.按存储内容写入方式来分：

固定ROM(MROM)

可擦可编程ROM(EPROM)可编程ROM(PROM）UVEPROME2PROMFLASHMEMORY**2.按使用器件类型来分

二极管ROM

MOS型三极管ROM双极型三极管ROM

二.ROM的结构：地址译码器、存储单元矩阵、输出电路

**存储矩阵M×N输出电路b0b1

…bN-1

D0D1…DN-1地址译码器W0…A0图9.1.1ROM的结构框图W1WM-1…A1AK**结论：存1，字线W和位线b间接二极管；存0，字线W和位线b间不接二极管。三.ROM的工作原理

**11D3D2D11D0驱动器输出电路存储矩阵地址译码器b3b2b1b0字线W0W1W2W3111位线VCCA1A0图9.1.24×4位二极管ROM**表9.1.1图9.1.2的地址输入与输出状态对应关系地址输入选中字线ROM输出A1A0D3D2D1D000W0101001W1111010W2010111W31101**四、ROM的逻辑关系：1.属于组合逻辑电路

译码器部分的输出变量和输入变量（包括原

变量和反变量）构成“与”的关系。存储矩阵和输出电路部分的输出变量和存储

矩阵的输入变量构成“或”的关系。2.进行ROM电路的分析和设计，常用阵列图来表

示ROM的结构**D0D1A1A0图9.1.3ROM的阵列图A1A0W0W3W2W1D2D3与阵列或阵列**“黑点”代表输入、输出间应具有的逻辑关系（“与”或者“或”）（在存储矩阵中，表示交叉处有二极管。）五、ROM的应用

1.实现组合逻辑函数

例9.1.1试用ROM实现如下组合逻辑函数。**首先应将以上两个逻辑函数化成由最小项组成的标准“与-或”式,即解:采用有3位地址码、2位数据输出的8字节×2位ROM。将A、B、C3个变量分别接至地址输入端A2A1A0。按逻辑函数要求存入相应数据,即可在数据输出端D0、D1得到F1和F2,其**ROM阵列如图9.1.9所示111(D1)(D0)F2F1ABC图9.1.9例9.1.1ROM阵列**例9.1.2试用ROM设计一个8421BCD码7段显示译码器电路，其真值表如表9.1.2所示。解：由真值表可见，应取用输入地址为4位，输出数据为7位的16字节×7位ROM。

可根据真值表直接画出ROM的阵列图，而不需要列出逻辑式。**Q3Q2Q1Q0abcdefg显示000000000010000110011111001000100102001100001103010010011004010101001005011001000006011100011117100000000008100100001009表9.1.28421BCD码7段显示译码器电路的真值表**（[]）与阵列译码器abcdefg（Q0）（Q1）（Q2）（Q3）A0A1A2A3m0m15图9.1.10例9.1.2ROM阵列**2.字符发生器

地址译码器D0A2A1A0输出缓冲器D1D2D3D4图9.1.11ROM显示矩阵结构图

**六、固定ROM(MROM:MaskROM)

七、可编辑只读存储器(PROM:ProgrammableROM)

八、可改写可编程只读存储器(EPROM)

(1)UVEPROM(UltravioletErasableProgrammableROM)**字线WiVcc位线Yi熔丝图9.1.4PROM存储单元双极型晶体三极管**存储单元用叠栅注入MOS管构成（SIMOS）写入：利用雪崩击穿；擦除：利用紫外线。字线Wi位线YiDSG图9.1.5UVEPROM存储单元MOS型晶体三极管选择栅浮置栅典型产品如：intel2716(2K8)、intel2732(4K8)

。**(2)E2PROM(Electrically-ErasableProgrammableROM)存储单元由一只普通的N沟道增强型MOS管，和一只Flotox管组成。写入、擦除：利用隧道效应。字线Wi位线YiT2T1G图9.1.6E2PROM存储单元MOS型晶体三极管控制栅浮置栅典型产品如：intel2864(8K8)

。**(3)快闪存储器(FlashMemory)

集中了UVEPROM和E2PROM的优点。写入时利用雪崩击穿；擦除时利用隧道效应。字线Wi位线YiUSS图9.1.6E2PROM存储单元**第二节随机存储器(RAM)

根据存储单元的工作原理，可分SRAM

（StaticRandomAccessMemory）DRAM

（DynamicRandomAccessMemory）一、静态RAM(SRAM)

靠触发器的自保功能存储数据，一旦电源断开，所存信息丢失。**X0X1X2X3X31X30Y0Y1Y7列译码器行译码器A5A6A7A0A1A2A3A4R/W控制电路读/写R/W片选CSI/O图9.2.1RAM结构示意图**与ROM相比，多了读/写(R/W)端。

&&R/WI/OCSDDENENEN4G5G存储矩阵及地址译码电路地址线图9.2.3片选与读/写控制电路**二、存储容量的扩展

1.位扩展

D0D1D2D3D4D5D6D7CSR/WAA09L0AW/RCS9A2114（I）数据输出CSR/WAA09L2114（Ⅱ）图9.2.62114芯片位扩展D0D1D2D3D0D1D2D3**2.字扩展

表9.2.1地址码与地址范围的关系A11A10选中片号对应地址范围002114(1)0～1023012114(2)1024～2047102114(3)2048～3071112114(4)3072～4095**图9.2.72114芯片字扩展2-4译码器CSR/WAA09L2114（3）D0D1D2D3CSR/WAA09L2114（4）D0D1D2D3CSR/WAA09L2114（1）D0D1D2D3CSR/WAA09L2114（2）D0D1D2D3A10A11R/WA9…A0A11A10A11A10A11A10A11A10D3…D0**例9.2.1试用1K×4位2114RAM扩展一个4K×8位的存储器。解：（1）确定芯片数：（2）确定地址线数D（3）用8片1K×4位2114RAM芯片，经字位扩展构成的存储电路如图9.2.8所示。2D=4096，D=12。**CSR/WAA09L2114（7）D0D3……LCSR/WAA09L2114（5）D0D3……LCSR/WAA09L2114（3）D0D3……LCSR/WAA09L2114（1）D0D3……LCSR/WAA09L2114（8）D0D3……LCSR/WAA09L2114（6）D0D3……LCSR/WAA09L2114（4）D0D3……LCSR/WAA09L2114（2）D0D3……L2-4译码器A10A11R/WA9

…A0D3

…D0D7

…D4Y3Y2Y1Y0图9.2.82114RAM的字位扩展**三、动态RAM(DRAM)

靠MOS管栅极电容或MOS电容的暂存电荷功能存储数据，由于电容的容量很小，且存在漏电流，需不断地进行刷新。字线Wi位线YiTCBCS图9.2.9单管MOS动态存储单元*3.地位

集成逻辑门电路一、逻辑门电路1.概念2.发展&ICO数据信号控制信号*二、数字集成电路的分类1.按集成度SSIMSILSIVLSI*74/54AC/ACT2.按制造工艺双极型TTLECLI2LMOS型PMOSNMOSCMOS400054/74AS54/7454/74H54/74S54/74LS54/74ALS54/74HC/HCT54/74FASTBi-CMOS型*TTL、CMOS集成逻辑门的基本结构、工作原理和外部特性（包括逻辑功能和外部电气特性）。3.本章内容*第一节分立元件门电路结论：F=AB一、二极管“与门”电路二极管为理想的0V逻辑03V逻辑13V0ABF12V二极管“与门”电路*结论：F=A+B二、二极管“或门”电路二极管“或门”电路3V0ABF二极管为理想的0V逻辑03V逻辑1*三、“非”门电路（反相器）1.三极管开关特性(1)截止条件：e结反偏，c结反偏(2)饱和条件：e结正偏，c结正偏；在数字电路中，只利用截止区（关态）和饱和区（开态）*图3.1.1三极管开关电路*图3.1.2三极管截止和饱和时的等效电路*ton、toff限制了电路的最高工作速度。(3)三极管瞬时开关特性ton（开启时间）、toff（关闭时间）*图3.1.3三极管瞬时开关特性*tontoffuIuO*2.三极管反相器(1)工作原理结论：P=A1AF（b）逻辑符号R1VccF(uO)(+12V)VD(+3V)-VBB(-12V)A(u1)iBiCRCDR23.4V0.2V（a）电路图3.1.4三极管反相器电路*(2)负载能力负载灌电流负载(三极管处于临界饱和且满足ICM要求）拉电流负载若ICS>ICM

则若ICS<ICM则(iD=0)最大灌电流的确定：最大拉电流的确定：**(a)灌电流负载等效图*图3.1.5负载等效电路*

第二节TTL门电路一、典型TTL与非门1.电路结构:输入级、中间级、输出级*(a)电路AF&B（b）逻辑符号图3.2.1典型TTL与非门*图3.2.2T1结构及输入级逻辑等效电路*2.工作原理：设UIH=3.4VUIL=0.2VUon=0.7VVCC=5V结论：Y=AB(1)A=B=1,(2)A=0,B=1,Y=0开态Y=1关态(3)A=1,B=0,Y=1关态(4)A=0,B=0,Y=1关态*3.TTL与非门的主要外部特性(1)电压传输特性00.51.01.5uI/Vabcde3.02.01.0uO/VUT

（a）电压传输特性uIVccuO&VV+_（b）测试电路图3.2.3TTL与非门电压传输特性*①ab段（截止区）：uI<0.6V,T1深饱和uB2<0.7V,uO=3.4V③cd段（转折区）：1.3V<uI<1.5V,T2放大→饱和,T5

放大→饱和阀值电压（开启电压)UT=1.4V②bc段（线性区）：0.6V<uI<1.3V,T2放大，T5截止结论：UI=0.2V时，T1深饱和*④de段（饱和区）：1.5V<uI，

T2、

T5

饱和，结论：UI=3.4V时，T1倒置放大。uO=0.2V*②阀值电压：UT=1.4V③关门电平、开门电平及噪声容限

主要静态参数：①输出逻辑高电平和低电平标准值合格值高电平UOH3.4V≥2.4V0.2V≤0.4V低电平UOL*2.4UoffUon0.41.00uO/VuI/V3.02.02.52.01.51.00.5≥0.8V≤2.0V*UNHUNL10100.4V0.8VuIuO2.0V2.4V11uOuIG1G2图3.2.4输入端噪声容限示意图*(2)输入特性iI/mAO-0.5-1.0-1.5-2.0-1.0-0.50.51.01.52.0uI/V1.4(a)输入特性*uIVccuO&V+_mAiI(b)测试电路①输入短路电流：IIS=-1.07mA图3.2.5输入特性曲线②输入漏电流：IIH=IB1(<0.01)约为40A*定义时，只用一个输入端，当有2个或2个以上输入端并联时，输入电流如何？IIH2IIH&UIH&IIS1IIS2*(a)电路AF&B（b）逻辑符号图3.2.1典型TTL与非门*(3)输入负载特性①当uI<1.3V时，T5截止

T2截止或T2导通，但忽略其分流作用，因其处于放大状态。②当uI=1.4V时，T5导通，箝位于1.4V③稳定输出高电平，则RI

0.91①④稳定输出低电平，则RI

2.5（此时uI=1.4V）*⑤&“1”直流5V档内阻20K5⑥多余输入端的处理与信号端并接；经一个电阻（大于1）接电源正极；接地。悬空引脚为1.4V左右**图3.2.6输入负载特性uIRI(c)等效电路**(4)输出特性①拉电流负载②灌电流负载驱动门负载门&UOHiL&G1G2&UOL&IG驱动门负载门*③扇入系数：NI④扇出系数：NO从输出特性曲线能看出允许的最大拉电流和灌电流。（如高电平≥2.4V;低电平≤0.4V）通常NO≥8。和，中较小的一个。*图3.2.8uO=UOH时TTL与非门输出特性(a)uO=UOH时输出特性(b)拉电流负载示意*图3.2.9uO=UOL时TTL与非门输出特性(a)uO=UOL时输出特性(b)灌电流负载示意*图3.2.10TTL与非门的扇出*(5)动态特性①传输延迟tPHLtPLHuIuO图3.2.11TTL与非门的传输延迟&uIuO*54/74系列，10ns左右1u0uI已知tpd=10nsuI/Vt3.40.20.1nsu0/Vt3.40.2*Vcc与地间接退耦电容以消除尖峰电流带来的电路间的串扰。②动态尖峰电流uIOtticcOICCHICCL图3.2.12动态尖峰电流*二、改进型TTL与非门1.54H/74H系列图3.2.1354H/74H系列与非门（54H/74H00)的电路结构*(1)输出级采用达林顿结构三极管；(2)降低电阻的阻值tpd≈6ns,但加大了电路的静态功耗。减小了门电路输出高电平时的输出电阻。提高了三极管的开关速度使tpd

↓。*2.54S/74S系列*3.02.01.0O0.40.81.21.6uI/Vu0/V（b）电压传输特性图3.2.1454S/74S系列与非门（54S/74S00)的电路结构*(1)引入抗饱和三极管。(2)引入有源泄放电路。tpd=3~5ns，电路的静态功耗仍比较大。减轻三极管的饱和深度，使tpd

↓。加速T5

的导通或截止，使tpd

↓。*图3.2.15抗饱和三极管*3.54LS/74LS系列图3.2.1654LS/74LS系列与非门（54LS/74LS00)的电路结构*tpd=10ns。(1)提高电阻值。(2)引入抗饱和三极管和有源泄放回路。(3)引入SBD（无电荷存储效应）代替多发射极三极管。(4)引入D3、D4

加速关态→开态过程。*表3.2.1不同系列TTL门电路的性能比较参数名称TTL门电路系列名称54/7454H/74H54S/74S54LS/74LStpd(ns)106410功耗/每门(mW)1022.5202pd(ns·mW)1001358020*三、其它类型的TTL门电路典型TTL与非门的输入、输出特性仍适用1.TTL或非门2.TTL异或门

3.集电极开路的门电路（OC门）(1)引入OC门的原因①由于是推拉式输出，输出端不能直接并联，不能实现线与功能。*(a)电路BAVccR1R2R3R4T4T1T2T5Y（b）逻辑符号≥1BAY图3.2.17TTL或非门电路*(a)电路*BA（b）国标符号YBA（b）曾用符号Y图3.2.18TTL异或门电路*例1

试分析下图所示电路的逻辑功能，列出真值表，写出P的逻辑表达式。PABVCC解：列真值表如下：ABP001011101110P=AB由真值表知：*Y&BA图3.2.19推拉式输出级并联的情况Y1&DCY2YG1G2（a）*③不能直接驱动大电流、高电压的负载。②输出高电平是固定的，缺乏灵活性。(2)OC门①概念②逻辑符号③使用时，需外接电源和电阻*（a）电路&BA(b)国标符号YBA(c)曾用符号Y图3.2.20集电极开路与非门的电路和图形符号*图3.2.21OC门输出并联的接法及逻辑图*(3)外接电阻RL的确定设n个门并接，驱动m个负载门的输入端。①所有OC门输出高电平IIH:负载门输入漏电流。IOH:OC门输出漏电流；*②只有一个OC门输出低电平：IIL：负载门低电平输入电流IG（max）：OC门最大灌电流*图3.2.22RL(max)的确定*图3.2.23RL(min)的确定*③作驱动器(4)OC门的应用①线与②用于接口电路，实现TTLCMOS电平转换*4.三态输出TTL门（TS门）(1)三态输出与非门组成及工作原理（a）控制端高电平有效BAVccT4T1T2T5YDP11ENEN&BA国标符号YENBA曾用符号YEN*BA曾用符号YEN（b）控制端低电平有效BAVccT4T1T2T5YDP1ENEN&BA国标符号YEN图3.2.24三态与非门*(2)典型用途①构成总线结构图3.2.25用三态门构成总线结构EN1A1G1EN1EN1A2G2EN2EN1AnGnENn…*②双向数据传输图3.2.26用三态门实现数据的双向传输EN1D0ENEN1D1总线D0/D1*例1

写出下图电路的输出表达式。EN1ABEN1F1&解：当B=0时，当B=1时，F=A；F=A。所以，F=AB+ABA1A0BF的卡诺图*例2

如下图所示电路、及其输入信号的波形，试画出输出信号P和G的电压波形并写出P的逻辑表达式。EN&ABP&CDGABCDGP解：当C=0时，当C=1时，P=AB+D。所以，P=ABC+DP=D；*第三节ECL和I2L门电路简介进一步提高速度而研制的。是TTL、CMOS、I2L、ECL电路中工作速度最快的一种。一、ECL门电路原因：①ECL门电路中三极管工作在非饱和和浅截止状态；②ECL门电路中电阻阻值小，且逻辑摆幅（高、低电平之差）低。*2.工作原理3.参数②tpd一般为3~5ns目前已能减小至0.1ns以内。①高电平-0.8V、低电平-1.6V、阀值电压、噪声容限在0.2V左右；1.组成电流开关、基准电压源、射极输出器。*－VEE(－5.2V)(a)电路*BAQP+BAQP(b)国标符号(c)曾用符号图3.3.1典型ECL或/或非门电路*②由于是射极输出，可实现“线或”功能。4.应用①ECL电路的产品限于中、小规模集成电路（由于功耗大），主要用于高速，超高速的数字系统和设备当中。（国产ECL电路分为CE10K、CE100K两个系列)Y1=A+B+C+DY2=A+B+C+DBADCY2Y1*0V-0.8V-1.6V-0.8VP=P1+P2+P3P1P2P3注：*例3

写出下图所示ECL电路的输出表达式F1

、F2和F3

。≥1≥1≥1F1F2F3ABCDEFG解：ECL电路的输出端可以并联，实现“线或”功能。F1=A+BF2=C+D+E+F+GF3=A+B+C+D+E+F+G*二、I2L门电路VEET1T2BEC1C2C3进一步提高集成度而研制的。每个逻辑单元的电路结构非常简单，且功耗低。1.I2L基本逻辑单元的工作原理图3.3.2I2L基本逻辑单元*(a)或门*图3.3.3I2L基本门电路(b)或门*2.参数①高电平0.7V，低电平0.1V；②一般tpd>10ns。3.应用目前I2L电路主要用于制作大规模集成电路的内部逻辑电路（为提高抗干扰能力，接口电路与TTL电平兼容），很少用来制作中、小规模集成电路。*第四节CMOS门电路CMOS门电路的特点:CMOS反相器（串联互补）、CMOS传输门（并联互补）是CMOS集成电路的基本组件。①制作工艺简单，集成度高；②工作电源允许的变化范围大，功耗低；③输入阻抗高，扇出系数大；④抗干扰能力强。*一、CMOS反相器1.电路结构：NMOS、PMOS管串联互补。开启电压分别为UTN、UTP

，为正常工作，要求：VDD>UTP+UTN2.工作原理设UTP=-3V，UTN=3V，VDD=10V。(1)UIL=0V*（b）逻辑符号1AP图3.4.1CMOS反相器*(2)UIH=VDDT1

、T2

构成一种推拉式输出。故输出端不能并接实现“线与”功能。*3.电压传输特性和电流转移特性图3.4.2电压传输特性和电流转移特性uIiDABCDEF（b）电流转移特性OuIVDDuOUTNABCDEFUTUTPVDDO(a)电压传输特性*

静态参数：②③噪声容限：①UOL=0V，UOH=VDD

（电压利用率高）在CC4000系列CMOS电路的性能指标中规定：在输出高、低电平的变化不大于10%VDD的条件下，输入信号低，高电平允许的最大变化量。*UNHUNL1010uIuOUOH(min)11uOuIG1G2输入端噪声容限示意图UOL(max)UONUOFF*4.加电后，CMOS器件输入端不能悬空①输入电位不定（此时输入电位由保护二极管的反向电阻比来决定），从而破坏了电路的正常逻辑关系；②由于输入阻抗高，易接受外界噪声干扰，使电路产生误动作；③极易使栅极感应静电，造成栅击穿。*二、其它类型的CMOS电路两个反相器的负载管并联，驱动管串联。1.CMOS与非门(1)电路结构*&BAP（b）逻辑符号图3.4.3CMOS与非门*①输出阻抗变化大；ABPRO001RON/2011RON

101RON

1102RON

P=A+B存在的缺点：②输入端数目↑，UOL↑，

UNL↓。(2)工作原理*BA1P≥111图3.4.4带缓冲级的CMOS与非门*2.CMOS或非门(1)电路结构两个反相器的负载管串联，驱动管并联。(2)工作原理①输出阻抗变化大；存在的缺点：②输入端数目↑，UOH↓，

UNH↓。*≥1BAP（b）逻辑符号图3.4.5CMOS或非门*BA1P&11图3.4.6带缓冲级的CMOS或非门*例4

写出下图CMOS电路的逻辑表达式。≥1ABP2VDDEN1BA逻辑符号P2解：当B=0时，当B=1时，P2=A；P2

为高阻态。*3.CMOS双向传输门(1)电路结构NMOS、PMOS管并联互补。(2)工作原理c=1时传输，c=0时关断。c=1时；N管导通；P管导通0VDD*TGCCCC(b)国标符号(c)曾用符号图3.4.7CMOS双向传输门*例5

写出下图CMOS电路的逻辑表达式。解：当B=0时，当B=1时，P4

为高阻态。1ABVDDTGP4P4=A；EN1BA逻辑符号P4

可编程逻辑器件*PLD概述PLD内部包含有丰富的逻辑部件（如各种门电路、开关、触发器等）和连线，各逻辑部件相互不连接或局部连接。用户可通过配置器件内部逻辑部件的互连关系、分配PLD管脚的用途，即所谓的编程，实现多种逻辑功能。同一种PLD器件，其内部逻辑部件的互连关系不同、引脚的分配方案不同，实现的逻辑功能也不同，给使用者带来了极大的方便*PLD的开发流程图*编程的目标文件.POF文件SRAM目标文件(.SOF)JEDEC文件(.JED)十六进制(Intel格式)文件(.HEX)Tabular文本文件(.TTF)串行位流文件(.SBF)*PLD开发软件LogicalDevices公司的CUPL软件DataI/O公司的ABEL软件Xilinx公司的Fundation软件Altera公司的MAX+PLUSⅡ软件Lattice公司的ISPSynarioSystem软件 通常这些软件只能开发本公司生产的器件。*PLD编程器Xeltek公司的SUPERPRO系列编程器Microcontrollers（如：INTEL公司的8751H、8796BH等）；PLD器件（如各种PAL、GAL器件、XILINX公司的XC7372-68PL(159) 等CPLD器件、Lattice公司的ispLSI1016-44PL(60)、ispLSI1032-84PL(62)等ispLSI器件的编程。**40引脚芯片插座电源指示灯通信端口图10.1.2SuperProZ编程器的外观*常用英文缩写PLD:ProgrammableLogicDevice；ASIC:ApplicationSpecificIntegratedCircuit；EDA:ElectronicsDesignAutomation；CAD:ComputerAidedDesign；CAA:ComputerAidedAnalysis；CAT:ComputerAidedTest；*10.2PLD的基本结构一、PLD实现各种逻辑功能的依据二、传统PLD的总体结构图10.1.1传统PLD的总体结构

输出电路输入电路与阵列或阵列外部数据输入数据输出输入项乘积项和项反馈……*三、多路选择器10.3PLD的表示方法一、缓冲电路

二、与门、或门及连接表示

*1AAA图10.3.3PLD中连接方式表示图10.3.1PLD输入缓冲电路

*图10.2.2PLD中的与门、或门表示*图10.2.4PLD中的多路选择器00011011ABCDC0FC1*10.4PLD的分类一、PLD的集成度分类

图10.4.1PLD的密度分类可编程逻辑器件PLD低密度可编程逻辑器件LDPLD高密度可编程逻辑器件HDPLDPROMPLAPALGALCPLDFPGA*1.低密度可编程逻辑器件(LDPLD:Low-DensityPLD)

(1)PROM(ProgrammableROM)20世纪70年代初。与阵列固定，或阵列可编程。(2)PLA(ProgrammableLogicArray)20世纪70年代初。与阵列、或阵列都可编程。(3)PAL(ProgrammableArrayLogic)

20世纪70年代末。与阵列可编程，或阵列固定。(4)GAL(GenericArrayLogic)20世纪80年代初。大部分与阵列可编程，或阵列固定。LDPLD的分类与结构名称与阵列或阵列输出部分PROM固定可编程固定PLA可编程可编程固定PAL可编程固定固定GAL可编程固定可配置**2.高密度可编程逻辑器件(HDPLD:High-DensityPLD)

(1)CPLD(ComplexPLD)20世纪80年代中。

20世纪80年代中。

(2)FPGA(FieldProgrammableGateArray)*(1)逻辑单元两者的区别：

①CPLD逻辑单元大(通常其变量数约20～28个)，单元功能强大，一般的逻辑在单元内即可实现；②FPGA逻辑逻辑单元小(输入变量通常4~8个，输出1~2个)，逻辑功能弱，如要实现一个较复杂的功能，需要几个单元组合起来才能完成。*(2)逻辑单元间的互连①CPLD：集总式，其特点是总线上任意一对输入端与输出端之间的延时相等，且是可预测的。②FPGA：分布式，其特点是互连方式较多，有通用互连、直接互连、长线等方式。实现同一个功能可能有不同的方案，其延时是不等的。而且一般情况下比CPLD大。*CBA集总式互连分布式互连CBA*(3)编程工艺

①CPLD：通常采用EPROM、E2PROM、Flash工艺。②FPGA：通常采用SRAM、反熔丝(Actel公司)工艺。

*二、PLD的制造工艺分类

1.一次性编程的PLD2.紫外线可擦除的PLD(EPLD)

20min,几十次。

3.电可擦除的PLD(EEPLD)

10ms,上千次。4.采用SRAM结构的PLD无限次。（熔丝、反熔丝工艺）（EPROM工艺）（E2PROM、Flash工艺）（SRAM工艺）*10.5可编程逻辑阵列PLA一、PLA基本结构

图10.4.1PLA的基本结构

&≥1*二、PLA应用举例

例用PLA器件实现函数解：用PLA器件实现，需3个输入端，2个输出端。用卡诺图法化简，得出F1、F2的最简与或式：相应的实现电路如图10.5.2所示。*图10.5.2用PLA实现组合函数的设计

&≥110.6可编程阵列逻辑PAL

除了具有与阵列和或阵列以外，还有输出和反馈电路：专用输出结构可编程输入/输出结构寄存器输出结构异或输出结构**图10.6.1PAL器件的基本电路结构&≥1*图10.6.2专用输出结构&&≥1≥1特点：或非门输出或互补输出常用器件：PAL16L8,PAL20L10等*图10.5.3可编程输入/输出结构≥1（1）端口既可做输入也可做输出（2）做输出端口时，输出信号又可被反馈到输入，构成简单的触发器。*图10.6.4寄存器输出结构&≥1(1)增加了DFF,整个PAL的所有DFF共用一个时钟和输出使能信号。(2)可构成同步时序逻辑电路*图10.5.5异或输出结构&&=11增加了异或门，使时序逻辑电路的设计得到简化。*例1：用PAL设计一个带使能端（低电平有效）的2/4线译码器，输出低电平有效。解：使能输入：

EN；译码地址输入：A1和A0；输出为：

Y0,

Y1,

Y2,

Y3。由真值表可知：

Y0=

A1

A0,

Y1=

A1A0,

Y2=A1

A0,

Y3=A1A0,

最好选用低电平输出有效的专用输出结构或可编程I/O型PAL。由要求有使能输出，应选用带有三态输出的PAL器件。选用PAL16L8器件实现的简化示意如图：*

11

EN

11

EN

11

EN

11

EN111ENA0A1Y0Y1Y2Y3例1实现电路图*10.7通用阵列逻辑GAL一、GAL16V8总体结构8个输入缓冲器（引脚2~9）；8个输出缓冲反相器（引脚12~19）

；

8个输出反馈/输入缓冲器（既可做输入也可做输出），因此为16V8；1个时钟输入缓冲器；

1个选通信号输入反相器；

20个引脚的器件；***…………1111EN&19270031CLKOLMC（19）*1.8×8个与门，可实现64个乘积项(ProductTerm)。2.每个与门有32个输入端（每个乘积项可包含16个变量）。

3.每个输出端最多只能包含8个乘积项，当表达式逻辑化简后，乘积项数多于8个时，则必须适当拆开，再分配给另一个OLMC。

4.最多有16个引脚作为输入端（指16个输入变量，CLK不属于输入变量），最多有8个引脚作为输出端。

*二、输出逻辑宏单元（OLMC）1.OLMC的结构：

(1)8输入的或门

(2)异或门：控制输出信号的极性

高电平有效

低电平有效

(3)DFF

(4)4个多路选择器①乘积项多路选择器(PTMUX—ProductTermMultiplexer)

*②三态多路选择器(TSMUX)

③输出多路选择器(OMUX)

④反馈多路选择器(FMUX)1

1

1

1

1

01

0

1

1

0

0

0

1

1

0

1

00

0

1

0

0

0

I/O（n）Q来自邻级输出(m)AC0AC1(n)AC1(m)12、19号OLMC中的FMUX：AC0为SYN，AC1(m)为SYN。*图10.6.2OLMC的结构框图*表10.7.1FMUX的控制功能表AC0AC1(n)AC1(m)反馈信号来源10×本单元触发器Q端11×本单元I./O端0×1邻级(m)输出0×0低电平“0”(地)***在OLMC(12)和OLMC(19)中SYN代替AC0，SYN代替AC1(m)。*2.GAL16V8的结构控制字GAL16V8的各种配置由结构控制字确定。图10.7.3GAL16V8结构控制字的组成32位乘积项禁止位4位XOR(n)1位SYN8位AC1(n)1位AC04位XOR(n)32位乘积项禁止位82位12～1516～1912～19(n)(n)(n)PT63～PT32PT31～PT0*3.OLMC的配置1EN1CLKNCNCOENCNC来自邻级输出(m)至另一个邻级CLKOE(a)专用输入模式*(b)专用组合输出模式1EN1CLKNCOENC=11VccXOR(n)NCNCNCCLKOE*1EN1CLKNCOENC=11XOR(n)NCCLKNCOE来自邻级输出（m）OLMC(n)I/O(n)NC来自与阵列反馈（c）反馈组合输出模式*（d）时序电路中的组合输出模式1EN1CLKOE=11XOR（n）CLKOE来自邻级输出(m)I/O(n)NC来自与阵列反馈*(e)寄存器输出模式1EN1CLKOE=11XOR(n)CLKOE来自邻级输出（m）I/O(n)NC来自与阵列反馈OLMC(n)QD>Q图10.7.4OLMC的5种工作模式下的简化电路*三、行地址结构图10.6.5GAL16V8编程单元的地址分配移位寄存器与逻辑阵列与逻辑阵列PT63

PT32PT31PT003132电子标签电子标签保留地址空间3359结构控制字6082位加密单元保留整体擦除616263SDOSDISCLK行地址*

熔丝图0000•••00000011•••1010……对应×××ו••××××××--•••-×-×

……共64行031SUPPER／L编程器采用下拉式菜单技术和多窗口技术，人机界面良好，操作使用简单，我们以它为例进行编程介绍。*例1：用GAL设计一个带使能端（低电平有效）的2/4线译码器，输出低电平有效。解：2个信号输入A1，A0；一个使能控制端，4个输出端。选择

EN由11引脚输入，

Y3,

Y2,

Y1,

Y0分别由OLMC（12）~OLMC（15）提供。应配置为专用组合输出模式：AC0=0，AC1=1；XOR=0；SYN=1；乘积项数为1。

*OLMC(n)乘积项数SYNAC0AC1（n）XOR（n）输出极性配置模式1514131211111111000000000000低电平低电平低电平低电平专用组合专用组合专用组合专用组合OLMC的配置：*例10.7.1人的血型有A、B、AB、O型4种。输血时输血者的血型与受血者的血型必须符合图10.7.6所示的关系。试用1片GAL16V8设计一个逻辑电路，判断输血者的血型与受血者的血型是否符合上述规定。*解：设定输血者血型用X1、X2表示，受血者血型用X3、X4表示。取值组合为00～11时，分别表示血型为A、B、AB、O型；输出为F：取值为1时，表示血型相符，否则，表示血型不符。根据题意得到真值表为：*X1X2X3X4F00001000100010100110010000101101101011101000010010101011011011001110111110111111例10.7.1的真值表*由真值表，经卡诺图法化简X3X4X1X20001111000110111111111101*NAMEXUEXING;PARTNO2004-06-07-01;REVV1.0;DATE2004-06-07;DESIGNERYHX;COMPANYNUMBERONE;ASSEMBLYN0.1;LOCATION11-1;/*INPUTPINS*/PIN[1,2,3,4]=[X1,X2,X3,X4];/*OUTPUTPINS*/PIN19=F;/*LOGICEQUATIONS*/F=!X1&!X2&!X4#X2&!X3&X4#X1&X2#X3&!X4;/*END*/采用CUPL软件实现，用文本方式描述待设计电路的逻辑功能。建立设计输入文件（xuexing.pld）如下：*更改器件类型选择器件器件型号器件生产商器件类型

选择PLD器件＿GAL20V8A（由Lattice公司生产）＿SELECT确认所作的变化*查看缓冲区内容

缓冲区的内容全部为“１”，表示所有编程点都是断开的（不连接）*载入JED文件编程

选择FILE

＿LOAD，找到刚才已经编译好的JEDEC文件（B＿SHIF．JED），单击OK确定*更改缓冲区内容编程我们再次查看缓冲区，里面的内容已经改变（和载入的JED文件内容相一致）*编程

选择PROGRAM＿RUN，进入编程界面

选择PROGRAM命令，然后按回车键（是Enter键而不是OK），完成后显示编程成功信息*

电子器件工程联合会（JointElectronDeviceEngineeringCouncil）制定了PLD数据交换的标准－－JEDEC格式文件，对PLD器件编程时加以限制。根据该文件，将PLD器件中的某些编程点烧断，某些编程点保留，使编程后的器件能够完成特定的逻辑功能．这是编写PLD文件所必须遵守的，这样便于PLD之间的数据交换，也便于使用通用编程器。*

JEDEC文件的格式是用０和１矩阵表示PLD的编程点，０表示编程连接，１表示不连接。例对于与阵列来讲，P5使输出O始终为1，这是不可取的！分析：＋***I3I2I1I0P1P2P3P4P5O*管脚及命名图1234567891020191817161514131211IO/CLKI1I2I3I4I5I6I7I8GNDVccI/O7I/O6I/O5I/O4I/O3I/O2I/O1I/O0I9/OEGAL16V8

逻辑代数基础2.1概述逻辑代数：描述和研究客观世界中事物间逻辑关系的数学，它把事物间逻辑关系简化为符号间的数学运算。用类似普通代数形式研究逻辑代数是英国数学家布尔（G.Boole）最早提出，所以也称为布尔代数。又因为布尔代数中的常量、变量都只有“真”（True）和“假”（False）两种取值，所以也称为二值代数。一､逻辑变量

逻辑代数的变量称为逻辑变量。它通常采用器件的名称命名，并用大写字母A､B､C､••••••表示，其取值有两种，即：逻辑0和逻辑1。而0和1又称为逻辑常数。二､基本的逻辑运算

基本的逻辑运算有与､或､非三种，它们可以由相应的逻辑电路实现。1､逻辑乘（与运算）逻辑关系：只有所有的条件同时具备，结果才会发生。开关闭合为“1”开关打开为“0”灯亮为“1”灯灭为“0”逻辑乘的关系：

0•0=0，0•1=0，1•0=0，1•1=1实现“与”运算的电路称为与门（ANDgate）,它可以用三种与门逻辑符号来表示。2､逻辑加（或运算）逻辑加的关系：0+0=0，0+1=1，1+0=1，1+1=1强调：逻辑加不是二进制加法。逻辑关系：只要具备一个或一个以上的条件，结果就会发生。开关闭合为“1”开关打开为“0”灯亮为“1”灯灭为“0”

实现逻辑相加（或运算）的电路称为或门（ORgate），它也可以用三种或门逻辑符号来表示。3､逻辑反（非运算）

逻辑反（非运算）是逻辑的否定，当条件不成立时，与其相关的事件却为真。开关闭合为“1”开关打开为“0”灯亮为“1”灯灭为“0”L=A三､逻辑函数及其表示方法

因变量：F称为输出变量。1.逻辑函数概念

自变量:X1,X2,X3,•••,Xn称为输入变量。

如果逻辑变量X1,X2,X3,•••,Xn的取值决定后,逻辑变量F的取值也唯一地被确定了,则称F是X1,X2,X3,•••,Xn的逻辑函数。记作：2､真值表

把输入变量所有的取值组合和它所对应的输出函数的值列成表格，所得的这个表格为真值表。例如：二变量函数F的真值表。强调：列真值表时，输入变量的取值组合应按二进制数递增的顺序排列，以免遗漏或重复。3､逻辑表达式

逻辑表达式是由输入变量和逻辑运算符号组成。逻辑运算符为：“•”，“+”，“/”例如：应用实例：人们常常在楼上､楼下各装一个“单刀双掷”开关，使得在楼下开灯照亮了楼梯，待人上了楼之后再在楼上把灯关掉。同样也可以在楼上开灯，楼下关灯。

两个“单刀双掷”开关的接点为:a､b和c､d。令：a､b为1；

c､d为0。

L=1----灯亮

L=0----灯灭L和A､B之间的关系可以表示为：01012.2逻辑代数中的运算一、三种基本逻辑1.与运算(1)算符“·”（或者“×”、“∧”、“∩”、“AND”)(2)运算规则0·0=0,0·1=0,1·0=0,1·1=1

(3)逻辑表达式：F=A·B(4)逻辑符号(5)实现电路

输入

输出uA(V)uB(V)uF(V)000030300333①二极管与门电路②状态表2､或运算(1)算符“＋”（或者“∨”、“∪”、“OR”)(2)运算规则0＋0=0,0＋1=1,1＋0=1,1＋1=1(3)逻辑表达式:F=A＋B

(4)逻辑符号(5)实现电路①二极管或门电路

输入

输出uA(V)uB(V)uF(V)000033303333②状态表3､非运算算符“—”(2)运算规则(3)逻辑表达式(4)逻辑符号(5)实现电路

输入

输出uA(V)uF(V)0330①

三极管非门电路②状态表二、复合逻辑运算1､常用的复合运算

单独运用上述与､或､非运算,只能解决与之相对应的基本逻辑。求解复杂的逻辑问题需要综合运用“与”､“或”､“非”三种基本运算——这就是所谓的复合运算。

（1）与非运算

1)逻辑表达式

2)逻辑符号（2）或非运算（3）与或非运算1)逻辑表达式2)逻辑符号1)逻辑表达式2)逻辑符号(4)异或运算1)逻辑表达式2)逻辑符号(5)同或运算1)逻辑表达式

2)逻辑符号

2､真值表1.自等律A+0=AA·1=A2.吸收律A+1=1A·0=03.重叠律

A+A=AA·A=A4.互补律5.还原律A=AA+A=1A·A=06.交换律A+B=B+AA·B=B·A2.3逻辑代数的公式一､基本公式(9个基本公式)7.结合律

A+B+C=(A+B)+C=A+(B+C)A·B·C=(A·B)·C=A·(B·C)8.分配律

A·(B+C)=AB+ACA+BC=(A+B)·(A+C)9.反演律

A+B=A·BAB=A+B基本公式的正确性可以用列真值表的方法加以证明；对同一基本公式左、右两列存在对偶关系。二､异或､同或逻辑公式1､基本公式用真值表证明：若A⊕B=C，则有A⊕C=BABCA⊕BCA⊕CB0000000001011001010010111111100101010111001100011111010