EDA实验报告之数字钟 中国地质大学

EDA实验报告——简单数字钟的设计一、实验目的1、了解数字钟的工作原理。2、进一步学习QuartusII中基于VHDL设计的流程。3、掌握VHDL编写中的一些小技巧。4、掌握简单时序逻辑电路的设计方法与功能仿真技巧。二、实验原理及内容实验原理简单数字钟应该具有显示时－分－秒的功能。首先要知道钟表的工作机理，整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转三．实验内容1、用原理图的方式编写一个12/24进制的计数器，并创建为SYMBOL文件。2、用VHDL的方式编写一个60进制的计数器，并创建为SYMBOL文件。3、创建顶层文件。调用已编写的SYMBOL文件，设计简单的数字钟电路。2、对所编写的电路进行编译及正确的仿真。二十四进制VHDLLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT24ISPORT(CP,EN,Rd,LD:INSTD_LOGIC; D:INSTD_LOGIC_VECTOR(5DOWNTO0); Co:OUTSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(5DOWNTO0));ENDCNT24;ARCHITECTURESTROFCNT24IS SIGNALQN:STD_LOGIC_VECTOR(5DOWNTO0); BEGIN Co<='1'WHEN(QN="010111"ANDEN='1')ELSE'0';PROCESS(CP,RD) BEGIN IF(Rd='0')THEN QN<="000000"; ELSIF(CP'EVENTANDCP='1')THEN IF(LD='0')THEN QN<=D; ELSIF(EN='1')THEN QN<=QN+1; ENDIF; ENDIF; ENDPROCESS;Q<=QN;ENDSTR;六十进制VHDLLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjsq60ISPORT(en,rd,cp:INSTD_LOGIC;qh:bufferSTD_LOGIC_VECTOR(3DOWNTO0);ql:bufferSTD_LOGIC_VECTOR(3DOWNTO0);Co:OUTSTD_LOGIC);ENDjsq60;ARCHITECTUREbOFjsq60ISBEGINCo<='1'when(qh="0101"andql="1001"anden='1')else'0';PROCESS(cp,rd)BEGINIF(rd='0')THENqh<="0000";ql<="0000";ELSIF(cp'EVENTANDcp='1')THENIF(en='1')THENIF(ql=9)THENql<="0000";IF(qh=5)THENqh<="0000";ELSEqh<=qh+1;endif;elseql<=ql+1;endif;endif;ENDIF;ENDPROCESS;ENDb;原理图四、运行结果２４进制６０进制时钟仿真结果五、实验总结此设计问题可分为主控电路，计数器模块