键盘、LED发光实验报告

EDA设计课程实验报告 实验题目：键盘、LED发光实验学院名称：专业：班级：姓名：高胜学号小组成员：指导教师：实验目的通过实验让同学们进一步了解、熟悉和掌握FPGA开发软件的使用方法及VerilogHDL的编程方法，并熟悉以VerilogHDL文件为顶层模块的设计；学会和体会分支条件语句case的使用方法及FPGAI/O口的输出控制。设计任务及要求smartSOPC试验箱上有八个按键KEY1~KEY8和八个发光二极管LED1~LED8。在smartSOPC试验箱上有KEY1~KEY8通过跳线JP6的KEY1~KEY8分别与芯片的121~124、143、141、158、和156引脚相连（QuickSOPC芯片板上的KEY1~KEY4与SmartSOPC试验箱上KEY1~KEY4是并接的）。本试验的内容是要求在SmartSOPC试验箱上完成对8个键盘KEY1~KEY8进行监控，一旦有键输入则判断其键值，并点亮相应个发光二极管。系统设计整体设计方案FPGA的所有I/O控制块允许每个I/O引脚单独配置为输入口，不过这种配置是系统自动完成的。当这种I/O口被设置为输入口使用时（如定义key0为输入引脚：inputkey0;）,该I/O控制模块将直接使三态缓冲区的控制端接地，使得该I/O引脚对外呈高阻态，这样该I/O引脚可作为专用输入引脚。正确分配并锁定引脚后，一旦在KEY1~KEY8中有键输入，即可判断其键值并作出相应的处理。功能模块电路设计（1）输入输出模块框图（见图1）图1（键盘led发光模块图）（2）模块逻辑表达（见表1）表1（按键led发光真值表）keyled11111110111111101111110111111100111110111111100011110111111100001110111111100000110111111100000010111111100000000111111100000000else11111111（3）算法流程图（见图2）startstartkey=?1111111011111101111110111111011111101111110111111011111101111111elseled=11111110led=11111100led=11111000led=11110000led=11100000led=11000000led=10000000led=00000000led=11111111图2（4）Verilog源代码moduleledkey(key,led);//模块名ledkeyinput[7:0]key;//输入按键状态output[7:0]led;//输出led发光状态reg[7:0]k;//定义8位按键状态寄存器kreg[7:0]l;//定义8位led状态寄存器lassignled=l;//输出led发光状态选择always@(key)//定义按键信号变化触发begink=key;//按键状态选择case(k)8'b11111110:l=8'b11111110;//亮一盏led8'b11111101:l=8'b11111100;//亮二盏led8'b11111011:l=8'b11111000;//亮三盏led8'b11110111:l=8'b11110000;//亮四盏led8'b11101111:l=8'b11100000;//亮五盏led8'b11011111:l=8'b11000000;//亮六盏led8'b10111111:l=8'b10000000;//亮七盏led8'b01111111:l=8'b00000000;//亮八盏leddefault:l=8'b11111111;//不亮endcaseendendmodule系统调试仿真调试（1）仿真代码`timescale1ns/1nsmoduleledkey_tp;reg[7:0]key;wire[7:0]led;ledkeyu1(key,led);initialbegin#100key=8'b11111110;#100key=8'b11111101;#100key=8'b11111011;#100key=8'b11110111;#100key=8'b11101111;#100key=8'b11011111;#100key=8'b10111111;#100key=8'b01111111;#100key=8'b00111111;#100$finish;endinitial$monitor($time,,,"%b,%b",key,led);endmodulemoduleledkey(key,led);input[7:0]key;output[7:0]led;reg[7:0]k;reg[7:0]l;assignled=l;always@(key)begink=key;case(k)8'b11111110:l=8'b11111110;8'b11111101:l=8'b11111100;8'b11111011:l=8'b11111000;8'b11110111:l=8'b11110000;8'b11101111:l=8'b11100000;8'b11011111:l=8'b11000000;8'b10111111:l=8'b10000000;8'b01111111:l=8'b00000000;default:l=8'b11111111;endcaseendendmodule（2）仿真波形图（见图3）图3（3）波形分析#0xxxxxxxx,xxxxxxxx#10011111110,11111110#20011111101,11111100#30011111011,11111000#40011110111,11110000#50011101111,11100000#60011011111,11000000#70010111111,10000000#80001111111,00000000#90000111111,11111111（4）引脚图