数字电子技术基础课件：Quartus软件及仿真测试平台

Quartus软件及

仿真测试平台12.1工程与实体12.2仿真测12.3适配下载本章小结

12.1工程与实体

1.创建工程

首先启动Quartusprime18.1软件,进入工作界面,选择File→NewProjectWizard,在如图12.1.1所示的对话框中选择工程保存目录以及工程名称,如图12.1.2所示,本例目录为D:/intelFPGA_lite/18.1/workspace/CNT10(建议为每个工程建立单独的文件夹保存)。之后可在图12.1.3所示的对话框中选择使用的硬件型号,这里可以先按照默认器件不作修改,之后可在Assignments→Device下随时更改。最后点击“Finish”按钮完成创建工程。图12.1.1创建工程对话框(1)图12.1.2创建工程对话框(2)图12.1.3创建工程对话框(3)

2.添加底层实体

选择菜单File→New弹出对话框,在“DesignFiles”下选择“VHDLFile”新建VHDL文件,用于建立新的十进制计时器实体,如图12.1.4所示。添加如例12.1.1所示的十进制计数器VHDL程序。图12.1.4新建VHDL文件

保存时一定注意保存的文件名必须与实体名称一致。之后同样地,新建另一个VHDL文件,用于新建将计数器计数结果转化为可用于数码管显示的译码器实体,VHDL程序如例12.1.2所示。

3.创建顶层实体

当保存好计数器与译码器之后,需要用顶层实体将两者连接起来。这里有两种方式,一种是用VHDL的元件例化语句实现,另一种则是用原理图连接的方式完成。下面将对两种方法分别介绍。

1)元件例化实现

新建VHDL文件,添加例12.1.3所示VHDL程序,并保存顶层实体。

之后通过菜单Processing→StartCompilation或菜单栏快捷栏中的对应按钮对工程进行编译,编译成功后可以看到工程以及下属包含的实体信息,如图12.1.5和图12.1.6所示。图12.1.5编译成功图12.1.6工程及包含的实体信息

2)原理图实现

为了构造顶层原理图,我们先要将前面完成的两个实体cnt10和decoder分别生成对应的元件图。选中对应的实体文件,在菜单选中File→Create/Update→CreatesymbolFilesforCurrentFile,则会生成当前文件所对应的元件图。之后,选择菜单File→New,在弹出的“DesignFiles”菜单下选择“BlockDiagram/SchematicFile”新建原理图文件,如图12.1.7所示。图12.1.7新建原理图文件

在生成的原理图文件中双击空白处或单击该页面内子菜单中的“SymbolTool”即可添加元件,如图12.1.8所示,可以在工程菜单下找到前面生成的新元件。图12.1.8添加元件

可以看到,十进制计数器和译码器的元件图分别如图12.1.9和图12.1.10所示。图12.1.9十进制计数器元件图图12.1.10译码器元件图

添加外部输入和输出端口,将对应端口连接即可由原理图生成顶层文件,如图12.1.11所示。图12.1.11十进制计数器顶层电路原理图

12.2仿真测试

在EDA设计中,验证设计的正确性是相当重要的步骤。常用的仿真方式有两种:一种是搭建测试平台(TestBench),通过施加激励信号观察输出响应,从而判断被测设计模型的逻辑功能和时序关系是否正确,适用于大型设计项目的验证测试;另一种是直接通过图形界面仿真,简单便捷且不需要记忆命令语句,适用于小型项目。

1.设置ModelSim路径

首先在QuartusPrime18.1软件中调用ModelSim软件功能,然后对软件做相应的配置。如图12.2.1所示,先找到ModelSim的路径,之后在Quartus的菜单中选择Tool→Option→General→EDAToolOptions,把路径复制到最后的ModelSim-Altera一栏中,如图12.2.2所示。图12.2.1ModelSim路径图图12.2.2Quartus中仿真路径设置

2.功能仿真

现在就可以对上节的工程进行仿真验证了。首先对底层实体进行功能仿真,例如验证十进制计数器的逻辑功能。由于图形界面仿真每次只能识别顶层端口,因此需要先选中十进制计数器实体文件,点击菜单Project→SetasTop-LevelEntity将计数器实体设定为工程的顶层实体,重新编译工程。

待编译完成后选择菜单“File”→“New”,在弹出的菜单“Verification/DebuggingFiles”下选择“UniversityProgramVWF”新建波形图文件,如图12.2.3所示。之后点击新弹出的波形图文件的菜单Edit→Insert→InsertNodeorBus,或直接双击窗口左侧的空白处,均会弹出添加端口或总线的窗口,如图12.2.4所示。

图12.2.3新建仿真波形文件图12.2.4添加端口或总线窗口

此时,可以手动输入并选择端口类型以及数据显示方式等添加实体中的端口,也可以点击右侧的“NodeFinder”按钮,在弹出的窗口中点“List”按钮就可显示出当前工程顶层实体中的所有端口,并可将其加入波形文件,如图12.2.5所示。如果除了输出波形以外还想观察中间信号或变量的变化波形,将串口中的“Pins:all”改为“Pins:all&Registersport-fitting”重新列出添加即可。图12.2.5仿真波形文件添加实体端口

之后按需要给波形文件中的输入端口添加输入波形,如图12.2.6所示。若仿真波形默认的仿真时长不足,可以在菜单Edit→SetEndTime中修改,将完成的仿真波形保存后即可仿真。图12.2.6添加输入波形

运行仿真的方式有两种,在菜单“Simulation”下分别是运行功能仿真RunFunctionalSimulation和运行时序仿真RunTimingSimulation。简单而言,功能仿真时认为所有器件均是理想器件,仿真结果仅反映对应实体中的逻辑功能,不考虑延迟等影响;而时序仿真在仿真逻辑功能的同时还会考虑器件的延迟信息,更接近于实际系统,其仿真结果如图12.2.7和图12.2.8所示,可以看出时序仿真的输出波形相较于功能仿真整体约有7~10ns的延迟,同时还有一些干扰输出。由此我们也应当注意,采用时序仿真时,输入时钟信号的周期至少也要大于20ns。图12.2.7功能仿真结果图12.2.8时序仿真结果

有时候二进制输出结果看起来不那么清晰,还可以修改端口显示方式。右键点击端口选择“Properties”在弹出的窗口中修改,例如将上例输出端口从二进制改为十进制显示,其仿真结果如图12.2.9所示。该方法既可以直接修改波形文件,也可以在仿真结果文件中修改。图12.2.9十进制输出仿真结果

12.3适配下载

当完成了工程的仿真验证,并确认功能无误之后,就可以将工程下载到FPGA芯片中进行硬件验证了。首先要为工程选择与现有芯片相同的器件,在Quartus软件菜单Assign-ment→Device中选择,例如CycloneⅣ系列的EP4CE10E22C8芯片,如图12.3.1所示。图12.3.1设备硬件选择

其次,同样要确认此时已经将工程的顶层文件设置为顶层实体,并且已经完成编译。选择菜单Assignment→PinPlanner,在弹出的窗口中按照类型为顶层的各个端口分配硬件管脚,如图12.3.2所示,具体的管脚分配规则根据不同的器件均有所不同,这里就不一一介绍了。管脚分配完成之后,仍需要重新编译工程,从而生成管脚分配文件。同时,在硬件端按照同样的管脚连接外部电路,并将设备通过USB与计算机相连,此处略过。图12.3.2管脚分配

最后,在Quartus菜单下选择Tools→Programmer,如图12.3.3所示,当设备连接好时,“HardwareSetup”会显示USB-Blaster,此时勾选当前工程的配置文件并点击“Start”按钮即可。图12.3.3硬件适配下载

本章小结

启动Quartu