算术逻辑运算部件

算术逻辑运算部件

本节的主要内容:

如何构成一个实现一位二进制加法的全加器;

如何利用n个全加器构成实现n位的加法器;加法单元(全加器)本位进位本位和加法单元i

AiBiCi∑i本位操作数低位进位Ci

1

一个输入为1时,∑i为1,Ci为0;

两个输入为1时,∑i为0,Ci为1;

三个输入为1时,∑i为1,Ci为1。全加器进位输入Ci-1，进位输出Ci。逻辑表达式：(1)加法单元逻辑表达式之一∑i

=(Ai

⊕

Bi

)

⊕

Ci

1Ci

=Ai

Bi+

(Ai

⊕

Bi

)Ci

1Ai和Bi均为1或Ai和Bi有一个为1且Ci

1为1电路实现:Ci∑iAiBiCi–1

⊕

⊕∑i

=(Ai

⊕

Bi

)⊕Ci–1Ci

=

Ai

Bi

+

(Ai

⊕

Bi

)Ci–1进位产生与传递进位链的概念： 并行加法器中的每一个全加器都有一个从低位送来的进位输入和一个传送给高位的进位输出。我们把构成进位信号产生和传递的逻辑网络称为进位链。进位链上每一位的进位表达式为：

Ci=AiBi+(Ai⊕Bi)Ci-1

设

Gi=AiBi，称为进位产生函数

Pi=Ai⊕Bi，称为进位传递函数∴进位表达式Ci=Gi+PiCi-1串行进位特点：进位信号逐位形成。设n位加法器

1）逻辑式C1=G1+P1C0C2=G2+P2C1Cn=Gn+PnCn-12）结构举例并行进位

特点：各位进位信号同时形成。设n位加法器

1）逻辑式C1=G1+P1C0C2=G2+P2C1

=G2+P2G1+P2P1C0

Cn=Gn+PnCn-1=Gn+PnGn-1+…+PnPn-1…P2P1C0

n+1项缺点：高位的进位形成逻辑中输入变量增多，实现困难。结构举例≥1

&

&≥1

&≥1

&≥1

&C0B3A3B2A2B1A1B0A01≥111C1C2C3C4组内并行、组间并行设16位加法器，4位一组，分为4组：4位4位4位4位第4组第3组第2组第1组C16~C13C12~C9C8~C5C4~C1C0C16C12C8C4分级同时进位

1）第1组进位逻辑式组内：

C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0

组间：

C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0GIPI所以

CI=GI+PIC0(C4用CI来表示)

2）第2组进位逻辑式组内：

C5=G5+P5CIC6=G6+P6G5+P6P5CIC7=G7+P7G6+P7P6G5+P7P6P5CI

组间：

C8=G8+P8G7+P8P7G6+P8P7P6G5+P8P7P6P5CIGⅡPⅡ所以CⅡ=GⅡ+PⅡCI(C8用CⅡ来表示)

3）第3组进位逻辑式组内：

C9=G9

+P9CⅡC10=G10+P10G9+P10P9CⅡC11=G11+P11G10+P11P10G9

+P11P10P9CⅡ

组间：C12=G12+P12G11+P12P11G10+P12P11P10G9+P12P11P10P9CⅡGⅢPⅢ所以CⅢ=GⅢ

+PⅢ

CⅡ(C12用CⅢ来表示)

4）第4组进位逻辑式组内：

C13=G13+P13CⅢC14=G14+P14G13+P14P13CⅢC15=G15+P15G14+P15P14G13+P15P14P13CⅢ

组间：

C16=G16+P16G15+P16P15G14+P16P15P14G13+P16P15P14P13CⅢGⅣPⅣ所以

CⅣ=GⅣ+PⅣCⅢ

(C16用CⅣ来表示)

5）各组间进位逻辑CI=GI+PIC0CⅡ=GⅡ+PⅡCICⅢ=GⅢ+PⅢ

CⅡCⅣ=GⅣ+PⅣCⅢ

=GⅡ+PⅡGI

+PⅡPIC0

=GⅢ+PⅢ

GⅡ+PⅢ

PⅡGI

+PⅢ

PⅡPIC0

=GⅣ+PⅣ

GⅢ+PⅣPⅢ

GⅡ

+

PⅣ

PⅢ

PⅡGI

+PⅣPⅢ

PⅡPIC0

6）结构示意∑41~∑85~∑129~∑1613~组间进位链A8....A5

B8....B5A4....A1

B4....B1A12....A9

B12....B9A16....A13

B16....B13CoCⅣ

C3~1C15~13C11~9C7~5

CⅢ

CⅡCI

A8....A5

B8....B5A4....A1

B4....B1A12....A9

B12....B9A16....A13

B16....B13CoGⅣPⅣGⅢPⅢGⅡPⅡGI

PI

C3~1CⅣ

CⅢ

CⅡCI

C15~13C11~9C7~5

17组间串行进位18组间并行进位运算器组织利用算逻运算单元构成一个完整的运算器。1、具有多路选择器的运算器构成移位器ALU选择器AR0...Rn选择器BR0...RnR0R1Rn.....一组选择信号+1移