七段译码器实验报告_第1页
七段译码器实验报告_第2页
七段译码器实验报告_第3页
七段译码器实验报告_第4页
七段译码器实验报告_第5页
全文预览已结束

付费下载

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

综合实验一七段译码器班级——姓名——学号————一、实验目的用VHDL语言设计七段译码器二、实验内容观察七段数码管的真值表，用VHDL语言设计七段译码器三、实验方法采用基于FPGA进行数字逻辑电路设计的方法。采用的软件工具是MaxplusⅡ软件仿真平台，采用的硬件平台是AlteraEPF10K20TI144_4的FPGA实验箱。四、实验步骤1.输入源代码。打开Maxplus，点击File->Project->Name,新建工程名为“se7_decoder”，完成点击OK。然后点击File->New,选择TextEditorfile,完成点击OK。最后输入七段译码器的VHDL源代码并保存为当前工程名。2.调试编译。选择芯片类型：点击Assign->Device,选择芯片类型为EPF10K20TI144-4，完成点击OK。再点击MAX+plusII下的Compiler，直到调试成功如图:3.波形仿真。点击MAX+plusII->waveformeditor->Node->EnternodesfromSNF->List->=>->OK，右击各引脚，设置输入信号值、周期和结束时间，点击存盘，点击MAX+plusII->Simulator完成波形仿真。4.时序分析。点击MAX+plusII下的TimingAnalyzer，完成时序分析如图所示:5.引脚锁定。点击Assign->Pin/Location/Chip，添加各引脚信息，再对文件重新编译一次。6.编程下载。连接好计算机和实验箱，打开电源。点击MAX+plusII->Programer→Configure完成下载，验证。实验小结：总体来说，这次实验完成的还算顺利，初步了解了一点VHDL代码的编写，好像这个代码和真值表密切相关，把他们之间的对应关系找出来就行了，其他不在范围的要用强制规定一下，应该是起排除干扰的作用吧，或者像Ｃ＋＋抛出异常也应该可以。这样思路是很清晰，但是过程有点繁琐，不过初学者还是先做这个吧，呵呵。在波形仿真的时候遇到了一点小问题，之前的波形和真值表始终对应不上（虽说仿真成功了），最初以为是延时造成的暂时性冒险，后来发现哪段都对不上。改了好几组输入波形，都失败了。后来点开时序分析，才发现它们的延时是十几纳秒，和我设置的周期很接近。立马调大输入信号周期（改为了上百纳秒），再进行仿真，果然，问题得以

人人文库> 全部分类> 应用文书 > 作业报告

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论