电工电子饶蜀华第13章

第13章时序逻辑电路13.1中规模集成存放器13.2中规模集成计数器13.1中规模集成存放器13.1.1数码存放器数码存放器具有存放数码和去除原有数码的功能.数码存取方式为并行方式。常用的集成数码存放器有74LS175、74LS273和CC40105等。如图13-1所示是8位数码存放器74LS273的引脚陈列图和逻辑符号.表13-1是74LS273的功能表。表中的Qn称为现态.是输入信号作用前存放器的原来形状。表中的Qn-1称为次态.是输入信号作用后存放器的新形状。可见.Qn和Qn-1在电路中都是存放器的输出端Q.二者在时间轴上有先后之分。表中的“X〞表不不定形状.“↑〞表示CP脉冲的上升沿。下一页前往13.1中规模集成存放器1D~8D为并行数码输入端.1Q~8Q为并行数码输出端。CP为上升沿有效的接纳脉冲.为矩形波。每当CP的上升沿到来.输出Q将跟随输入D的形状变化.即CP上升沿到来之后的Q将更新为CP上升沿到来之前一瞬间的D的形状。为低电平有效的异步置0端.异步意为与同步CP信号无关.不受CP影响.其功能最优先.只需.那么一切输出全部置为0形状当存放器任务时，应为高电平。上一页下一页前往13.1中规模集成存放器13.1.2锁存器锁存器也具有存放数码和去除原有数码的功能.且数码的存取方式也为并行方式。与数码存放器不同.锁存器不是在CP的上升沿(或下降沿)接纳数据.而是在CP的高电平(或低电平)期间接纳数据。相应地.数据的更新不仅发生在CP的某一瞬间.而是在CP的整个高电平(或低电平)期间。如图13-2所示为8位锁存器74LS373的引脚陈列图和逻辑符号.表13-2是74LS373的功能表。上一页下一页前往13.1中规模集成存放器1D~8D为并行数码输入端.1Q~8Q为并行数码输出端。C为锁存器控制输入端.相当于74LS273数码存放器的CP端。当C=1时.输出端Q接纳输入数据D,输出Q跟随当时的输入D变化;当C=0时.输出数据被锁存.输出将坚持原有数据不变.即Qn+1=Qn。为低电平有效的三态控制输入端.当为高电平常.输出高阻态〔用Z表示〕。当锁存器任务时.应为低电平。三态(0形状、1形状和高阻态)输出的锁存器可以在数字系统和计算机系统中实现总线运用。上一页下一页前往13.1中规模集成存放器*13.1.3移位存放器移位存放器不仅能存放数码和去除原有数码.而且可以在时钟脉冲CP的作用下将数码逐位左移或右移。移位存放器可以串行输入数码、串行输出数码.还可以并行输出数码。1.移位存放器的逻辑功能如图13-3所示为4位双向移位存放器74LS194的引脚陈列图和逻辑符号.表13-3是74LS194的功能表。为便于用户运用.该集成器件的功能较多.不仅有根本的左移和右移功能.而且还附加了异步清零、坚持和并行数码存放功能。上一页下一页前往13.1中规模集成存放器为低电平有效的异步置0端.只需=0.那么数码输出端Q0Q1Q2Q3=0000。要实现其他功能.必需置0为无效.即=1M1、M0为任务方式控制端.其1种不同取值组合00.01,10.11分别对应使器件实现坚持、右移、左移和并行数码存放功能。其中.移位和并行数码存放功能需在时钟脉冲上升沿到来才干完成。可见.CP是一致器件移位任务或并行数码存放任务的同步指令。DSR为右移串行数码输入端.DSL为左移串行数码输入端。D0D1D2D3为1位并行数码输入端。Q0Q1Q2Q3为4位数码输出端.既可串行输出.又可并行输出上一页下一页前往13.1中规模集成存放器2.移位存放器的运用举例(1)实现顺序脉冲在时序逻辑电路中常用时序图笼统、直观地表示逻辑功能。结合图13-4的电路图和时序图可知.电路在初始时=0.那么74LS194的初始形状被异步置为0形状.即Q0Q1Q2Q3=0000。之后.为无效的高电平。在第1个CP期间.M=1.即M1M0=11,器件实现并行数码存放功能。当CP的上升沿到来.并行输入数码D0D1D2D3=1000被置入Q0Q1Q2Q3=D0D1D2D3=1000。其功能表示图如图13-5(a)所示。上一页下一页前往13.1中规模集成存放器在第2~9个CP期间.M=0.即M1M0=01,器件实现右移功能。每当CP的上升沿到来.Q0Q1Q2Q3的形状便右移1位。由于DSR=Q3.那么电路实现的是循环右移功能。其功能r意如图13-5(b)所示。由Q0Q1Q2Q3的时序图可知.在CP的每4个周期内.电路依次输出了4个正脉冲。这种依次出现的脉冲被称为顺序脉冲。(2)实现串-并转换电路利用实现将初始形状置为Q0Q1Q2Q3=0000由于M1M0=10.电路实现左移功能.4位串行数码0011在CP脉冲的作用下在Q0Q1Q2Q3中依次左移.当第生个脉冲的上升沿到来后.在Q0Q1Q2Q3中便得到了并行输出的数码0011.如图13-6所示。上一页下一页前往13.1中规模集成存放器(3)实现并-串转换电路利用实现将初始形状置为Q0Q1Q2Q3=00000在第1个CP期间.A=1.即M1M0=11.电路实现并行数码存放功能。当CP的上升沿到来.并行输入数码D0D1D2D3=1011被置入.Q0Q1Q2Q3=D0D1D2D3=1011.如图13-7所示。在之后的几个CP期间.A=0.即M1M0=01.电路实现右移功能.每当CP的上升沿到来.Q0Q1Q2Q3依次向右移1位.由于DSR=0.那么最左边的数码一直移人0。在第4个脉冲上升沿到来时.Q3顺序输出了串行数码1101。表13-4为该电路的任务过程。上一页前往13.2中规模集成计数器13.2.1集成同步二进制计数器74LS161如图13-8所示为集成同步1位二进制加法计数器74LS161的引脚陈列图和逻辑符号.如图13-9所示为74LS161的任务时序图.表13-5为74LS161的功能表。为异步置0控制输入端.低电平有效.功能最优先.=0时.4位并行输出Q3Q2Q1Q0=0000.假设要实现其他功能.需接高电平。为同步置数控制输入端.低电平有效。当=0且CP的上升沿到来.可实现生位并行数码存放功能.即接纳并行输入的4位代码.Q3Q2Q1Q0=D3D2D1D0。并行数码存放功能又被称为同步置数。下一页前往13.2中规模集成计数器CTP和CTT为计数/坚持控制端.当CTP·CTT=1时.可实现十六进制加法计数.当CTP·CTT=0时，输出的数据坚持不变。CO为进位输出端，当Q3Q2Q1Q0=1111且CTT=1时，产生进位信号CO=1，其他情况下CO=0。如图13-10所示为用74LS161实现的十六进制加法计数器的电路图。如图13-11所示为十六进制加法计数器的任务时序图.如图13-12所示为十六进制加法计数器的形状转换图.表13-6为十六进制加法计数器的计数形状顺序表.它们都是描画计数器功能的方法。上一页下一页前往13.2中规模集成计数器13.2.2集成同步十进制计数器74LS160集成同步十进制加法计数器74LS160的引脚陈列图和逻辑符号与74LS161完全一样.其功能与74LS161独一不同在于M=10，实现十进制加法计数。表13-7是74LS160的功能表.图13-13为74LS160的任务时序图。当Q3Q2Q1Q0=1001且CTT=1时.产生进位信号CO=1.其他情况下CO=0。将图13-10中的元器件改为74LS160.其他完全不变.可以实现十进制加法计数器。图13-14为十进制加法计数器的任务时序图.图13-15为十进制加法计数器的形状转换图.表13-8为十进制加法计数器的计数形状顺序表。上一页下一页前往13.2中规模集成计数器*13.2.3恣意进制计数器实际中需求用到二进制、十进制以外的其他进制计数器.可以利用集成计数器的同步置数功能获得恣意进制计数器.还可以利用计数器的级联获得大容量计数器。以下经过举例阐明。例13-1试用74LS160的同步置数功能构成六进制加法计数器.要求从000开场计数。解:由于六进制加法计数器从Q2Q1Q0=000形状开场计数.可画出六进制加法计数器的形状转换图如图13-16所示。上一页下一页前往13.2中规模集成计数器将它与74LS160实现十进制的形状转换图相比较可知，当74LS160计数到Q3Q2Q1Q0=0101时.假设能令=0.那么当下一个CP到来后.计数器的形状可被置为Q3Q2Q1Q0=D3D2D1D0=0000。这样.只需令且D3D2D1D0=0000,便可实现六进制加法计数器。可见.只需添加一个辅助与非门.产生低电平有效的同步置数信号.便可利用集成计数器获得进制数小于该计数器的恣意进制计数器实现的六进制加法计数器电路如图13-17所示。上一页前往图13-18位数码存放器74LS273前往表13-18位数码存放器74LS273的功能表前往图13-28位锁存器74LS373前往表13-28位锁存器74LS373的功能表前往图13-34位双向移位存放器74LS194前往表13-34位双向移位存放器74LS194的功能表前往图13-4用4位双向移位存放器74LS194实现顺序脉冲前往图13-5两种功能表示图前往图13-6用4位双向移位存放器74LS194实现串-并转换前往图13-7用4位双向移位存放器74LS194实现并-串转换前往表13-4图13-7电路的任务过程前往图13-8集成同步4位二进制加法计数器74LS161前往图13-9集成同步4位二进制加法计数器74LS161的时序图前往表13-5集成同步4位二进制加法计数器74LS161的功能表前往图13-1074LS161实现的十六进制加法计数器的电路图前往图13-11十六进制加法计数器的时序图前往图13-12十六进制加法计数器的