数字逻辑设计 习题及答案 张彦航

·PAGE20·C语言程序设计·PAGE2·第1章开篇—初识数字逻辑附录A参考答案习题11.1写出典型格雷码111000对应的二进制数。参考答案：101111。1.2将二进制数1100110转换为典型格雷码是什么？转换为8421BCD码是什么？参考答案：转换为典型格雷码是1010101，转换为8421BCD码是000100000010。1.3给定一组5421BCD码为10011011，将其转换到二进制数是什么？参考答案：1000100。1.4给定一组余3码为10010101，将其转换到标准格雷码。参考答案：10001。1.5给定一组6311BCD码为01010011，将其转换到标准格雷码。参考答案：111111。1.6十进制数28，将它表示为余3码。参考答案：01011011。1.7给定一组2421BCD码为11001110，将其转换到二进制数。参考答案：1000100。1.8给定一组4221BCD码为01100101，将其转换到8421BCD码。参考答案：01000011。习题22.1使用代数方法化简下列逻辑函数为最简与或式。（1）F=A'C'D'+A'BD+ABC+B'CD'或者F=A'B'D'+A'BC'+BCD+ACD'（2）F=AC'+A'CD'+B'CD+B'C'D'或者F=AC'+A'CD'+B'CD+A'B'D'（3）F=ACD'+BE（4）F=A+C（5）F=AB+D'+A'C'2.2证明下列等式。略。2.3给定某逻辑函数F(ABCD)的反函数表达式为(A+C'+B')'+(C'D+AC)'，求函数F的对偶函数的最简与或式（即积之和）。参考答案：AC'+CD。2.4简化如下电路，要求化简后用到的逻辑门的数量最少，并且不改变器件结构（不能改变原题中的逻辑门特征，即只有与门、或门、非门三种逻辑门，并且每个逻辑门的输入端不能超过2个）。参考答案：F=(A+C')D。2.5给出如下电路的最简表达式。参考答案：（1）F=ABC'（2）F=A+B（3）F=T'（4）F=ABC习题33.1利用卡诺图法化简下列函数为最简与或式，其中Σd(•)为无关项。参考答案：（1）F=A'+C（2）F=A+CD'+B'C+B'D'+BC'D（3）F=D'+B'C+BC'（4）F=ABD+C'D+B'D'（5）F=B'C'+AC'+AD'+A'D或者F=B'C'+C'D+AD'+A'D3.2已知逻辑函数F1=AB+A'C+B'D，F2=AB'C'D+A'CD+BCD+B'C，求F1⊕F2的最简与或式。参考答案：F1⊕F2=A'B'C'D+ABC'+BCD'+ACD'3.3利用卡诺图求逻辑函数F(ABCD)=(A+C')(A+B)(A'+C)(B+D')(B+C')的最简或与式（和之积)）。参考答案：F=B(A'+C)(A+C')3.4已知逻辑函数F1=ΠM(0,4,5,6)，F2=ΠM(0,4,7)，求F1+F2的最简与或式。参考答案：F1+F2=B+C习题44.1设计1位二进制全减器。参考答案：1位全减器的功能是对两个1位二进制数ai、bi以及低位来的借位ci-1执行相减运算，计算后产生差Di及向高位的借位Ci。因此，1位全加器也是3个输入、2个输出的组合逻辑电路。与1位全加器类似，在实际运算中，例如对两个4位二进制数A和B执行相减运算，A用a3a2a1a0表示，B用b3b2b1b0表示，假设A=1110，B=1011，执行A-B后得到的差为0011，向高位的进位是0。如图4-30所示，在自低位向高位执行相减的过程中，每一次都是对两个1位二进制数ai、bi以及低位来的借位ci-1执行相减运算。图4-30两个4位二进制数相减过程图4-30两个4位二进制数相减过程1位全减器根据全加器的功能，写出全加器的真值表，通过真值表进行卡诺图化简，得到：图4-25全加器设计图4-25全加器设计真值表Si=ai⊕bi⊕ci-1Ci=(ai⊕bi)ci-1+aibi4.2设计一个3变量排队电路，要求：三个输入信号A、B、C单独输入时，分别输出YA、YB、YC；当多个输入信号同时输入时，任一时刻只能输出优先级最高的一个信号，优先级顺序依次是A、B、C。参考答案：YA=AYB=A'BYC=A'B'C4.3用单一逻辑门（与或非门）设计一个4变量少数淘汰电路。当输入变量A、B、C、D中有两个或两个以下为高电平1时，输出端Y为高电平1；否则输出低电平0。参考答案：Y=(ABD+ABC+BCD+ACD)'4.4给出图示电路的最简与或式。参考答案：F=ABC+B'D+C'D4.5给出图示电路的逻辑表达式。参考答案：F=(A⊕B⊕C)'4.6设计可以实现函数F(ABCD)=Σm(5,10,11,12,13)的最简三级与非门电路，可以忽略输入原变量和反变量的差别。参考答案：习题55.1逻辑函数的逻辑图、真值表及测试结果如下图所示。经检测电路输出结果有误，现已检查连接导线均没有问题，请针对三个逻辑门试诊断故障所在。参考答案：1）门G3的输出有0有1，逻辑功能正常2）门G3目前输出为0，说明它的两个输入都是13）若ABC=110，G1应该输出0，G2应该输出1结合前面的分析，G2正常，G1有问题。5.2下面的电路用于实现逻辑函数F=AB'D+BC'D'+BCD，目前该电路运行不正常。由于门1、门2和门3的输入线缠绕很紧密，检查输入是否正确很费时，只需要跟踪检查连接不正确的地方即可。当A=B=0、C=D=1时，门4的输入和输出如下图所示。请判断哪一个逻辑门有故障或连接有问题。参考答案：门3有问题。5.3下面的电路用于实现逻辑函数F=(A'+B+C'D)[A+B'+(C'+D')(C+D)]，电路搭好后发现，当A=C=0、B=D=1时，输出结果F是错误的值。经检查，门1的输出G=0，其他逻辑门的输入和输出如下图所示。请判断哪一个逻辑门有故障或连接有问题。参考答案：门4有问题。5.4判断对错。参考答案：（1）对（2）错（3）错（4）错习题66.1已知输入信号A、B、C的波形，画出图示电路的输出波形，其中74HC151是8选1数据选择器，S是使能端。参考答案：6.2分析并计算下面电路中指定的地址译码范围。参考答案：（a）整个电路的全地址译码范围是440H~47FH。设备1的地址译码范围是478H~47FH。（b）整个电路的全地址译码范围是280H~2BFH。设备1的地址译码范围是2A0H~2A7H。6.3设计一个能驱动七段数码管的显示译码器，该电路共有A、B、C、D四个输入端，任何时刻只允许按下一个按键。当依次按下A、B、C、D四个按键，数码管上分别显示对应的字符A(大写)、b（小写）、C（大写）、d(小写)，初始状态没有键按下时，数码管显示数字0。写出最简与或式，其中数码管为共阴极连接（即对应字段送高电平点亮）。参考答案：a=B'D'b=B'C'c=C'd=A'e=1f=D'g=A+B+D6.4设计一个监控交通信号灯工作状态的逻辑电路。每一组信号灯由红、黄、绿三盏灯R、A、G组成。正常工作时，任何时候只有一盏灯亮，而其它状态时，电路发生故障，要求发出故障信号Z，以提示维护人员前去修理。（1）利用与非门设计实现。（2）利用译码器芯片74LS138及必要的逻辑门设计实现。参考答案：（1）Z=((R'A'G')'∙(RA)'∙(RG)'∙(AG)')'（2）6.5某工厂有三个车间X、Y、Z和一个自备电站，站内有二台发电机A和B，B的发电能力是A的二倍。如果一个车间开工，启动A就可满足要求；如果两个车间开工，启动B就可满足要求；如果三个车间开工，则A和B都应启动才能满足要求。设计一个控制线路，控制A和B的启动。参考答案：（1）A=((XY'Z')'∙(X'Y'Z)'∙(XYZ)'∙(X'YZ')')'B=((XZ)'∙(YZ)'∙(XY)')'（2）6.6现有3片八选一数据选择器74LS151和一片四异或门74LS86，不允许再添加任何器件，实现下述功能。参考答案：3位二进制数A2A1A0，它们的变化范围必须是000~111，所以这三个输入变量必须连接8选一数据选择器的3个选择控制端。3个输出F2F1F0就是3片数据选择器的3个输出。P和M就应该是以某种逻辑函数表达式的方式出现在数据输入端D0~D7。作为数据选择器来讲，选择控制端A2A1A0的取值，决定了出现在每个8选1输出端的是D0~D7中的哪一路。所以，我们要求的就是D0~D7的每一路上的输入表达式。见下表：PMA2A1A0F2F1F0备注00000000A00100101001001101110010010110111011011111101000001A+100101001001101110010010110111011011111100010000111A-100100001000101101010001110110011010111111011×××××××求F2PMF2备注000此时A2A1A0=00001010111XPMF2备注000此时A2A1A0=00101010111XPMF2备注001此时A2A1A0=01001110011XPMF2备注001此时A2A1A0=01101010111XPMF2备注001此时A2A1A0=10001110111XPMF2备注000此时A2A1A0=10101110011XPMF2备注001此时A2A1A0=11001110011XPMF2备注001此时A2A1A0=11101010111X卡诺图化简后可得到如此下结果输入通道A2A1A0F2D0000PD1001PD2010P'D3011M'D41001D5101MD6110P'D7111M'同理，求F1PMF1备注000此时A2A1A0=00001010111XPMF1备注000此时A2A1A0=00101010011XPMF1备注000此时A2A1A0=01001010011XPMF1备注000此时A2A1A0=01101110011XPMF1备注001此时A2A1A0=10001110011XPMF1备注001此时A2A1A0=10101110111XPMF1备注000此时A2A1A0=11001110011XPMF1备注001此时A2A1A0=11101110011X卡诺图化简可得输入通道A2A1A0F1D0000PD10010D20100D3011MD4100P'D51011D6110MD7111P'PMF0备注000此时A2A1A0=01001110111X同理，求F0PMF0备注000此时A2A1A0=00001110111XPMF0备注001此时A2A1A0=00101010011XPMF0备注001此时A2A1A0=01101010011XPMF0备注000此时A2A1A0=10001110111XPMF0备注001此时A2A1A0=10101010011XPMF0备注000此时A2A1A0=11001110111XPMF0备注001此时A2A1A0=11101010011X卡诺图化简可得输入通道A2A1A0F0D0000P⊕MD1001P'M'D2010P⊕MD3011P'M'D4100P⊕MD5101P'M'D6110P⊕MD7111P'M'其中：P'=P⊕1；M'=M⊕1；PMA2A1A0F0备注000011在PM输入为00,01,10时F0=P'M'=P⊕M⊕1=PM+P'M'所以，P'M'可以用P⊕M⊕1实现011110111111010010011010101110100010011010101110习题77.1一个U-V触发器的工作特性如下：如果UV=00，触发器状态不变；如果UV=10，触发器的次态为0；如果UV=11，触发器状态翻转；不允许出现UV=01的输入组合；若完成下表所示状态转换，试确定该触发器的状态激励输入，要求考虑各种可能的激励情况，并给出该触发器的次态方程。参考答案：现态Qn次态Qn+1UV00×00111101×1100触发器的次态方程：Qn+1=U'Qn+VQn'7.2电路如下图所示，设触发器的初态为“0”，边沿触发。画出给定时钟作用下的Y端及Z端波形。7.3下图给出的是一个边沿触发的D触发器，ClrN是清零端，给定输入波形，画出输出波形。参考答案：7.4由一个与门、一个或门和一个反相器构成的锁存器如下图所示，写出该锁存器的功能表及次态方程。参考答案：功能表RH现态Qn次态Qn+10000001001000111100×101×11011111次态方程Qn+1=R+HQn7.5给定某JK触发器的输入波形，设触发器的初态为“0”，画出Q端波形。参考答案：7.6已知某触发器的时钟CP，异步置0端为RD（低电平有效），异步置1端为SD（低电平有效），控制输入端Vi和输出Q的波形如图所示，根据波形判断这个触发器是哪种功能的触发器？参考答案：下降沿T触发器。习题88.1电路如下图所示，设触发器的初态为“0”，边沿触发，给定触发器的输入波形，画出输出端F的波形。参考答案：8.2电路如下图所示，设触发器的初态为“0”，边沿触发，R是异步置0端。给定触发器的输入波形，画出输出端Q1和Q0的波形。参考答案：8.3电路如下图所示，设触发器的初态为“0”，边沿触发，R是异步置0端。给定触发器的输入波形，画出输出端Q1和Q0的波形。参考答案：8.4分析如下图所示电路的功能，画出状态图。参考答案：8.5电路如下图所示，设触发器的初态为“0”，边沿触发，Clrn是异步置0端。给定触发器的输入波形，画出输出端Q1和Q2的波形。参考答案：8.6画出如下图所示电路的状态图。参考答案：8.7当初始状态为Q2Q1Q0=110时，画出如下图所示电路的状态图。参考答案：8.8电路如下图所示，设触发器的初态为“0”，均为边沿触发，R是异步置0端。给定触发器的输入波形，画出输出端Q1和Q2的波形。参考答案：8.9电路如下图所示，由D触发器构成的六位移位寄存器的输出为Q6Q5Q4Q3Q2Q1，初态为Q6Q5Q4Q3Q2Q1=010100，JK触发器的初态为0，边沿触发。右移串行输入端DSR=0。请画出经过6个时钟周期后A、Q及B端的输出波形。参考答案：8.10画出如下图所示电路的状态图。电路的输出为QCQBQA，初态为0，边沿触发。参考答案：8.11画出如下图所示电路的状态图，说明其功能。电路的输出为QCQBQA，初态为0，边沿触发。参考答案：电路功能为同步模8加法计数器习题99.1根据给出的状态表，填写隐含表。b×c×ae×d√××eab×××adab×abcd参考答案：b×c×adabdagbf××f×agadbg×g×afadbf×√abcdf(2)9.2利用隐含表找出下面表中所有的等价状态。参考答案：等价状态对：a≡c，b≡d，b≡e，d≡e。最简状态表现态QnQn+1/ZX=0X=1ab/0a/1eb/0b/09.3利用隐含表找出下面不完全定义状态表中所有的最大相容状态类。参考答案：3个最大相容状态类：（S0,S1），(S1,S2)，(S0,S3)9.4化简下面的原始状态表。参考答案：最简状态表现态QnQn+1/ZX=0X=1AA/1C/0BC/0F/0CB/0A/0FB/1F/09.5某时序电路有两个输入X1、X2和一个输出Z，下面给出的是该电路的原始状态图，利用隐含表的方法化简为最简状态图。参考答案：9.6画出下面时序电路的状态转换表，并指出该时序电路的类型。参考答案：摩尔型同步时序逻辑电路。状态表现态Q1nQ2nQ1n+1Q2n+1输出X=0X=1Z00001000111010100110111101109.7某时序电路的输出表达式为：Z=X'B'+XB，该时序电路属于那种类型？下面给出的该时序电路的状态转换表缺少输出值，请完善该状态转换表，并画出状态转换图。参考答案：米里型时序逻辑电路。状态表现态ABCAn+1Bn+1Cn+1输出ZX=0X=1X=0X=100001101010000000100100101001000101101000001100100001109.8设计一个串行数据检测器，当串行输入数据X端连续输入三个0时，输出Y为1，否则输出Y为0。在任何情况下，若X输入1，电路回到初始状态。设初始状态为S0=00,输入一个0后变为状态S1=01,输入两个0后，变为状态S2=10，输入三个0后变为状态S3=11，输出Y为高电平。利用JK触发器设计一个同步摩尔型时序电路。参考答案：（1）状摩尔型态图状摩尔型态图（2）驱动方程J1=X'Q0n，K1=X；J0=X'，K0=(X'Q1n)'；（3）输出方程Z=Q0nQ1n；9.9A、B是某同步时序逻辑电路的2个输入端，Z为输出。下面给出的是该电路的最简状态表，若状态分配为：S1——11，S2——10，S3——01。现有某触发器(下降沿工作)，该触发器有两个输入端L和M，功能如下表所示。现利用该触发器及最少的逻辑门设计实现上述同步时序电路。参考答案：驱动方程及输出方程：L2=A'；M2=Y1+B'；L1=B'；M1=Y2'+B'；Z=BY1'；9.10设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X=101100111011110，则输出Y=000000001000110。用D触发器及相应的逻辑门实现同步时序设计。为简单起见，化简后的状态编码分配可以按照自然顺序依次给定（例如，5个状态S0、S1、S2、S3、S4，则编码分别为000、001、010、011、100）。参考答案：（1）原始状态图（2）最简状态图（3）状态编码：需要两个触发器，用Q1Q0表示，按照自然顺序给定，即S0=00，S1=01，S2=10（4）输出方程及驱动方程：Y=XQ1n；D1=XQ0n+XQ1n；D0=X(Q0n)'(Q1n)'；9.11用JK触发器设计一个米里型1011序列检测器，X为输入端，Z为输出端，画出原始状态图和状态表。参考答案：状态设定如下：S0：初始状态及检测成功状态S1：输入一个1后的状态S2：输入10后的状态S3：输入101后的状态，此时再输入1，电路输出Z=1。原始状态图原始状态表最简状态表现态QnQn+1/ZX=0X=1S0S0/0S1/0S1S2/0S1/0S2S0/0S3/0S3S2/0S0/19.12用JK触发器设计一个可控计数器，当控制端X=1时，实现：000→100→110→111→011→000；当控制端X=0时，实现：000→100→110→010→011→000；参考答案：（1）驱动方程J0=(Q2n)'Q1n+XQ1n，K0=(Q2n)'；J1=Q2n，K1=(Q2n)'Q0n；J2=(Q1n)'，K2=X'Q1n+Q0n；（2）可控计数器的全状态转换图9.13用JK触发器及相应的逻辑门实现设计一个异步模6加法计数器电路，其计数规律为000→001→010→011→100→101→000，画出状态转换及触发器激励表。异步计数器设计的原则是：每个触发器状态翻转的地方必须提供时钟脉冲，并且提供给每个触发器的时钟脉冲数量越少越好。参考答案：时钟供给：Cp1由外接时钟源提供；CP3和CP2由Q1提供状态转换及触发器激励表状态转移表及触发器激励输入及现态Q3nQ2nQ1n次态Q3n+1Q2n+1Q1n+触发器J3K3J2K2J1K1输出Z000001××××1×00010100×1××10010011××××1×00111001××1×10100101××××1×0101000×10××119.14已知某异步时序电路的最简状态图，其中X1和X2为两个输入端，Z为输出。若状态编码给定为：S1——11，S2——01，S3——10。试用上升沿触发的D触发器及相应的逻辑门设计该异步时序的最简电路。参考答案：（1）状态转换及触发器激励表状态转移表及触发器激励输入及现态X1X2Q2nQ1n次态Q2n+1Q1n+触发器D2D1输出Z时钟CP2CP1101111××0000111010×010001111××0001111×××××××1001111×01001011010111000101××0001101×××××××101011×1001011010××000001010××0001110×××××××1000×××××××0100×××××××0000×××××××1100