数字逻辑课件电子系

4.1.2全加器4.1.3编码器4.1.4译码器4.1.5数值比较器4.1.6数据选择器4.1.7奇偶产生/校验电路4.1

组合逻辑电路分析4.1.1组合逻辑电路分析方法4.1.1组合逻辑电路分析方法

分析：根据给定的逻辑电路图，归纳出该逻辑电路的逻辑功能。组合逻辑电路的分析通常采用代数法，一般按照以下步骤进行：

(1)根据给定组合逻辑电路的逻辑图，从输入端开始，逐级推导出输出端的逻辑函数表达式；

(2)由输出函数表达式，列出它的真值表；

(3)从逻辑函数表达式或真值表，概括出给定组合逻辑电路的逻辑功能。&&&&ABFγβα图4-1-1

异或电路逻辑图例4-1分析图4-1-1所示的组合逻辑电路。解

第一步：根据与非门的逻辑关系，写出各输出端表达式。011101110000FBA表4-1-1

例4-1真值表

第二步：列真值表。

第三步：归纳逻辑功能。该电路为异或逻辑电路。4.1.2

全加器&&&ABCOγβα图4-1-2

1位全加器=1=1FCI１．１位全加器根据F及CO的表达式，列出真值表。按照组合逻辑电路的分析步骤，首先写出各级逻辑门的输出表达式：表4-1-2

全加器真值表1111101011011011000101110100101010000000FCOBACI∑COCI图4-1-31位全加器逻辑符号由真值表可见，若A、B为两个输入的1位二进制数，CI为低位二进制数相加的进位输出到本位的输入，则F为三者之和，CO为三者相加向高位的进位输出。因此，该电路可完成1位二进制数全加的功能，称为全加器。全加器是常用的算术运算电路，图4-1-3为全加器的逻辑符号。２．串行进位加法器CO∑COB3A3CI图4-1-4

4位逐位进位加法器由于每一位相加结果，必须等到低一位的进位产生以后才能建立，因此这种结构也叫做逐位进位加法器。串行进位加法器的特点是结构简单，最大缺点是运算速度慢。为了提高运算速度，必须减小或消除由于进位信号逐位传递所消耗的时间，采用超前进位加法器。B2A2B1A1B0A0∑COCI∑COCI∑COCIF3F2F1F0在１位全加器的基础上，可以构成多位加法电路。３．超前进位加法器逻辑图由４位超前进位全加器逻辑电路可知，各位进位信号Y2、Y3、Y4只与两个加数有关，是并行产生的，都只需要经历一级与非门和一级与或非门的延迟时间。超前进位加法器大大提高了运算速度。∑COCI30Q30P30∑图4-1-6

4位全加器逻辑符号４位超前进位全加器集成电路有：CT54283/CT74283、CT54S283/CT74S283、CT54LS283/CT74LS283、CC4008等。4.1.3

编码器

编码：就是在选定的一系列二进制数码中，赋予每个二进制数码以某一固定含义。能完成编码功能的电路称为编码器。X/Y……图4-1-7

编码器

通用逻辑符号在电子设备中将字符变换成二进制数，叫做字符编码。用二进制数码表示十进制数，叫做二－十进制编码。能识别输入（请求编码）信号的优先级别，并进行编码的逻辑部件称为优先编码器。根据编码的概念，编码器的输入端子数N和输出端子数n应该满足关系式：N≤2n。１．概念

２．优先编码器逻辑图若不考虑附加电路ST、YS、YEX，则电路输出方程为：根据输出方程列写真值表。真值表由真值表可见，若IN7=0，无论其他输入端数据为0或1，输出Y2Y1Y0=000，用二进制的反码形式表示数“７”。这说明IN7的优先级别最高，IN6次之，依此类推。IN0IN1IN2IN3IN4IN5IN6IN7ST0/Z101/Z112/Z123/Z134/Z145/Z156/Z167/Z171011121314151617HPRI/BIN1aENaY0Y1Y22a4aaYEXYS18≥1图4-1-98线-3线优先编码器CT54148/CT74148逻辑符号

３．常用中规模优先编码器8线-3线优先编码器：CT54148/CT74148CT54LS148/CT74LS148CC453210线-4线优先编码器：CT54147/CT74147CT54LS147/CT74LS147CC40147键控8421BCD码编码器01234567ENHPRI/BIN低位片STYSY0Y1Y2YEX01234567ENHPRI/BIN高位片STYSY0Y1Y2YEX&&&Y0Y1Y2Y3&YEX0123456789101112131415图4-1-10

8线-3线扩展为16线-4线优先编码器

４．编码器的功能扩展用两片8线-3线优先编码器扩展成为16线-4线优先编码器。若高位片的输入中有低电平，则由于对应的YS=1，使得低位片输出被封锁，结果取决于高位片的输出。反之则取决于低位片的输出。4.1.4

译码器

概念：译码是编码的逆过程，将输入的每个二进制代码赋予的含义“翻译”过来，并给出相应的输出信号。具有译码功能的逻辑部件称为译码器。１．2线-4线译码器根据译码的概念，译码器的输出端子数N和输入端子数n之间应该满足关系式：N≤2n。&&&&11111.Y0STY1Y2Y3A0A1图4-1-11

译码器逻辑图写输出表达式：演示STA1A0Y3Y2Y1Y01××11110001110001110101010110110111表4-1-4

2线-4线译码器真值表BIN/OCTY0STY1Y2Y3A0A112EN0123图4-1-12

2线-4线译码器逻辑符号由输出表达式列真值表。1－高电平，0－低电平，×－任意，低电平有效。由真值表可见，在选通端ST（低电平有效）为0时，对应译码地址输入端A1、A0的每一组代码输入，都能译成在对应输出端输出低电平0。在译码的过程中，任何时刻只有一个输出端为有效电平，且其余输出端都为相反的电平。２．3线-8线译码器BIN/OCTY0STBY1Y2Y3A0A112EN0123图4-1-14

3线-8线译码器

逻辑符号4567Y4Y5Y6Y7STCSTAA24&STASTB+STCA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7×1×××111111110××××1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110表4-1-6

3线-8线译码器真值表选通信号，高电平有效。选通信号，低电平有效。３．4线-10线译码器（二－十进制译码器）BCD/DECY0Y1Y2Y3A0A1120123图4-1-15

4线-10线译码器

逻辑符号4567Y4Y5Y6Y7A24A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y900000111111111000110111111110010110111111100111110111111010011110111110101111110111101101111110111011111111110111000111111110110011111111110101011111111111011111111111111001111111111110111111111111110111111111111111111111111表4-1-7

4线-10线译码器真值表A3889Y8Y9无效输入状态。演示４．译码器的功能扩展STBIN/OCTⅡ12EN图4-1-13

2线-4线译码器

扩展成3线-8线译码器A03210Y4Y5Y6Y7Y0Y1Y2Y3BIN/OCTⅠ12EN32101A1A2ST1111111011111111101011111110111011111011100111101111110110111110101011111110001111111000Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2表4-1-5图4-1-13所示电路功能表注意：新增的输入端一般作为最高位输入端，这样可以使得输出端排列有序。用2线-4线译码器扩展成3线-8线译码器。用2线-4线和4线-10线译码器扩展成5线-32线译码器。DBIN/OCT12EN图4-1-16

利用BIN/OCT和BCD/DEC构成5线-32线译码器0123BCD/DECA10123A0A3A2456789ⅡY0Y7ⅠBCD/DECA10123A0A3A2456789ⅢY8Y15BCD/DECA10123A0A3A2456789ⅣY16Y23BCD/DECA10123A0A3A2456789ⅤY24Y31A1A0A3A2A4片Ⅰ产生4个片选通信号，每次选中一片4线-10线译码器，从8个输出端中输出一个有效信号，其余各片输出均为1。５．译码器用作数据分配器DMUX01ENG030123Y0Y1Y2Y3A0A1D图4-1-17

数据分配器逻辑符号根据译码器的输出表达式有：这说明，通过改变地址码输入端的二进制代码，可以将选通输入端的数据分配到不同的输出端，从而实现数据分配的逻辑功能。若采用CT74S138，从STA端输入数据（其它选通输入端接有效电平），可将数据以相反极性分配到输出端。abcdefgA0A1A2A3BIN/7.SEG&≥1abcdefgLTBI/RBORBI图4-1-19七段显示译码器逻辑符号６．七段显示译码器图4-1-18七段字形功能：将输入的二－十进制代码转换成十进制数码对应各段的驱动信号。

LT为灯测试输入，低电平有效。

BI/RBO为消隐（熄灭状态）输入和灭零输出端口，低电平有效。

RBI为灭零输入，低电平有效，使得显示器只显示非零的数据。将BI/RBO与RBI配合使用，可实现多位数码显示的灭零控制和数码的闪烁效果。十进制

或功能输入BIRBO输出字形LTRBIA3A2A1A0YaYbYcYdYeYfYg01100001111111011000110110000…

…

…

…151×111110000000消隐××××××00000000脉冲消隐10000000000000灯测试0×××××11111111表4-1-8七段显示译码器功能表概念：能完成比较两个数字的大小或是否相等的各种逻辑功能电路统称为数值比较器。4.1.5

数值比较器１．１位数值比较器…COMP图4-1-22数值比较器通用逻辑符号图4-1-231位数值比较器&A&&≥1&BFA＞BFA＝BFA＜B&☉根据电路写表达式：根据表达式列写数值比较器的真值表：表4-1-9

图4-1-23所示电路真值表输入输出ABFA＞BFA=BFA＜B00010010011010011010２．集成４位数值比较器

多位数值比较器是由高位开始比较，逐位进行。对于集成数值比较器，设置有级联信号输入端，接收来自低位比较器的输出结果。若比较器的各位比较结果都相等，最终结果取决于级联信号输入。图4-1-25

4位数值比较器逻辑符号COMPA0A1A2A＜BA＝BA＞B03PFA＜BFA＝BA3B0B1B203QB3P＜QP＝QP＞QFA＞B＜＝＞来自低位片的比较结果。在单独使用或作为最低位片使用时，为了不影响比较结果，低位片级联输入A>B、A<B应置０，A=B置１。输入输出A3B3A2B2A1B1A0B0A>BA<BA=BFA>BFA<BFA=BA3>B3×××××××××100A3<B3×××××××××010A3=B3A2>B2×××××××100A3=B3A2<B2×××××××010A3=B3A2=B2A1>B1×××××100A3=B3A2=B2A1<B1×××××010A3=B3A2=B2A1=B1A0>B0×××100A3=B3A2=B2A1=B1A0<B0×××010A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B0001001表4-1-104位数值比较器真值表FA＜BFA＝BFA＞BCOMP高位片A4A5A603PA7QP＜QP＝QP＞Q＜＝＞03B4B5B6B7COMP低位片A0A1A203PA3QP＜QP＝QP＞Q＜＝＞03B0B1B2B31图4-1-264位数值比较器扩展成8位数值比较器３．数值比较器的位数扩展

(1)级联扩展由图可见，低４位的比较结果作为高４位的条件。级联扩展法结构简单，但运算速度低。

(2)并联扩展COMP003PQP＜QP＞Q＜＝＞03COMP4A3P＜QP＞Q＜＝＞B3001A2B2A1B1A0B0P＝QCOMP103PQP＜QP＞Q＜＝＞03COMP203PQP＜QP＞Q＜＝＞03COMP303PQP＜QP＞Q＜＝＞03A0A3B0B3A4A7B4B7A8A11B8B11A12A15B12B15001001001001图4-1-26补

并联方式扩展数值比较器的位数并联扩展采用两级比较法，各组的比较是并行进行的，因此运算速度比级联扩展快。

功能描述：选择多个输入通道中的任意一路信号传送到输出端，作为输出信号。

特点：在某一时刻，N

个输入端中只允许有１个输入信号被选择作为输出信号；输入信号的选择是通过数据选择端（地址端）的二进制代码来进行的。显然，数据选择端子的数目

n

应该满足N＝2n的关系。4.1.6

数据选择器…MUX图4-1-27数据

选择器通用逻辑符号…

回顾与联系：数据选择器与前面介绍的数据分配器相比较，在对数据的处理方面具有相反的作用。１．双4选1数据选择器逻辑图根据逻辑图及传输门的工作特点，写出函数表达式：可见，通过A1A0的４种组合，可以从D3～D0４路输入数据中选择１路送到输出端，从而实现了数据选择的功能。D23D13110D22D12010D21D11100D20D1000000××1Y0Y1A0A1ST1(ST2)表4-1-11双4选1数据选择器真值表２．8选1数据选择器CT54S151/CT74S151MUXSTA0A1A2D0D1D2D3D4D5D6D70201234567G07YW图4-1-308选1数据

选择器逻辑符号ENSTA2A1A0YW1×××010000D0D00001D1D10010D2D20011D3D30100D4D40101D5D50110D6D60111D7D7表4-1-128选1数据选择器真值表

CT54S151/CT74S151是互补输出的8选1数据选择器。演示MUXA0A1D0D1D2D3010123G030123ENEND4D5D6D7A21Y≥1３．数据选择器的功能扩展图4-1-31补由CT74153双4选1数据选择器组成8选1数据选择器

(1)双4选1数据选择器扩展为8选1数据选择器合理地利用数据选择器的选通端，可以实现功能扩展。EN01231G03MUXY0Y

(2)8选1数据选择器扩展为32选1数据选择器EN0···72G07MUXY0A0A1A2A3A4EN0···72G07MUXY0EN0···72G07MUXY0EN0···7D0···D7D8···D15D16···D23D24···D312G07MUXY0图4-1-31

8选1扩展成32选1的一种结构32选44选112EN0123BIN/OCTA0A1A2A3A4EN0···720G07MUXYD0···D7D8···D15D16···D23D24···D32≥1YEN0···720G07MUXYEN0···720G07MUXYEN0···720G07MUXY图4-1-31补

8选1扩展成32选1的一种结构4片选18选1

奇偶校验：在信息码之后，加一位校验码位，使码组中1的码元个数为奇数或偶数。若有一位由１变为０或由０变为１，则码组中１的码元数的奇偶性不符原先约定，因而能检测出有一位差错。有奇偶校验能力及能产生校验奇偶码的电路称为奇偶检验/产生电路。4.1.7

奇偶产生/校验电路2k+1…2k…(a)奇校验单元(b)偶校验单元图4-1-32

奇偶校验单元逻辑符号１．概念表4-1-13

9位奇偶产生器/校验器真值表FEVFODG3(EVEN)G4(ODD)EVENODDABCDEFGH2k==若输入中１的个数为偶数，则若输入中１的个数为奇数，则4334输入输出A～H中1

的数目EVENODDFEVFOD偶数1010偶数0101奇数1001奇数0110×1100×0011图4-1-33

9位奇偶产生器/校验器

(CT54180/CT74180)的逻辑符号２．9位奇偶产生器/校验器３．奇偶校验器的应用EVENODDABCDEFGH2k+1ⅠEVENODDABCDEFGH2k+1Ⅱ1D0D7…D0D7…FODFODFEV1图4-1-34

奇偶校验系统

奇数产生器。若输入中有奇数个1，则FOD=0；反之FOD=1。

奇数校验器。若传输正确，则FOD=1，FEV=0；否则相反。1&&&&≥11&&&≥11&&≥11&≥1&&&&1=1=1=1=11≥1&≥1&≥1&≥1&..........................