EDA2实验4-8位加法器的设计

实验四八位加法器的设计实验目的进一步熟悉和掌握QuartusII软件的使用。进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的根本使用方法。学习VHDL程序的根本构成。实验内容设计并调试好一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器，并用GW48-CK或其他EDA实验开发系统进行硬件验证。实验条件开发软件：QuartusII9.0实验设备：W48-CKEDA实验开发系统。四、实验原理加法器是数字系统中的根本逻辑器件，减法器和硬件乘法器都可以由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数增加。相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源，这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图如下图。五、实验设计VHDL程序〔1〕4位二进制并行加法器的源程序ADDER4B.VHDlibraryieee;useieee.std_logic_1164.all;use;entityADDER4Bisport(C4:instd_logic;A4:instd_logic_vector(3downto0);B4:instd_logic_vector(3downto0);S4:outstd_logic_vector(3downto0);CO4:outstd_logic);endentityADDER4B;architectureARTofADDER4BissignalS5:std_logic_vector(4downto0);signalA5,B5:std_logic_vector(4downto0);beginA5<='0'&A4;B5<='0'&B4;S5<=A5+B5+C4;S4<=S5(3downto0);CO4<=S5(4);endarchitectureART;〔2〕8位二进制并行加法器的源程序ADDER8B.VHDlibraryieee;useieee.std_logic_1164.all;use;entityADDER8Bisport(C8:instd_logic;A8:instd_logic_vector(7downto0);B8:instd_logic_vector(7downto0);S8:outstd_logic_vector(7downto0);CO8:outstd_logic);endentityADDER8B;architectureARTofADDER8BiscomponentADDER4Bisport(C4:instd_logic;A4:instd_logic_vector(3downto0);B4:instd_logic_vector(3downto0);S4:outstd_logic_vector(3downto0);CO4:outstd_logic);endcomponentADDER4B;signalSC:std_logic;beginU1:ADDER4Bportmap(C4=>C8,A4=>A8(3downto0),B4=>B8(3downto0),S4=>S8(3downto0),CO4=>SC);U2:ADDER4Bportmap(C4=>SC,A4=>A8(7downto4),B4=>B8(7downto4),S4=>S8(7downto4),CO4=>CO8);endarchitectureART;仿真波形设置〔1〕4位二进制〔2〕8位二进制六、实验结果及总结〔1〕4位二进制功能仿真结果4位二进制时序仿真结果〔2〕8位二进制功能仿真结果8位二进制时序仿真结果从系统仿真的结果可