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文档简介

西安邮电學院基于Verilog的HDL设计基础实验报告学院名称：通信与信息工程学院学生姓名：专业名称：通信工程班级：学号：时间：2010年11月24日实验题目全加器一、实验内容对一位二进制全加器的设计与验证；再对其进行综合生成网表文件；然后进行后仿真。二、技术规范1、输入引脚：a,b,c_in；输出引脚：sum,c_out。2、功能：这是一位二进制全加器。a,b为输入的两个二进制加数，c_in为低位向本位的借位，sum为全加和，c_out为本位向高位的进位。三、实验步骤1、在modulesim软件中进行两个一位二进制数的全加器的设计与验证，直到运行结果全部正确；2、在Quartus软件中对刚刚完成的计数器进行综合，生成网表文件；3、在modulesim软件中对计数器进行进行后仿真。四、源代码1.设计模块：moduleCount4(sum,c_out,a,b,c_in);output[3:0]sum;outputc_out;input[3:0]a,b;inputc_in;wirec1,c2,c3;CountCa0(sum[0],c1,a[0],b[0],c_in);CountCa1(sum[1],c2,a[1],b[1],c1);CountCa2(sum[2],c3,a[2],b[2],c2);CountCa3(sum[3],c_out,a[3],b[3],c3);EndmodulemoduleCount(sum,c_out,a,b,c_in);outputsum,c_out;inputa,b,c_in;wires1,c1,c2;xor(s1,a,b);and(c1,a,b);xor(sum,s1,c_in);and(c2,s1,c_in);xor(c_out,c2,c1);endmodule2.激励模块：modulejili;reg[3:0]A,B;regC_IN;wire[3:0]SUM;wireC_OUT;Count4CT_4(SUM,C_OUT,A,B,C_IN);initialbegin$monitor($time,"A=%b,B=%b,C_IN=%b,---C_OUT=%b,SUM=%b\n",A,B,C_IN,C_OUT,SUM);endinitialbeginA=4'd0;B=4'd0;C_IN=1'b0;#5A=4'd3;B=4'd4;#5A=4'd2;B=4'd5;#5A=4'd9;B=4'd9;#5A=4'd10;B=4'd15;#5A=4'd10;B=4'd5;C_IN=1'b1;endendmodule五、仿真结果及分析五、调试情况，设计技巧及体会1、程序调试：开始时程序一直都编译不出来，总是出现错误，认真修改后，总算是编译成功了，但在SIMULATE时又出现错误？！在同学的帮助下，经过认真的改正，最终修改正确运行成功。之后进行前仿真和形成网表。最后进行在modulesim软件中对计数器进行进行后仿真2、后仿真：后防真时要注意文

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