基于smc的快速傅立叶变换蝶形运算单元设计

基于smc的快速傅立叶变换蝶形运算单元设计

高速傅立叶变换（fft）是数字处理器的基本变换，在分散的数字数据处理领域中得到广泛应用。目前，国内通用硬件实现fft的方法很多，如rf、pd等。然而，在高簇、高精度、高速成本的要求下，只有特定的电路（asic）才能成功。高速大规模处理的fft专用芯片具有极其重要的意义。1算法4实体维护a+bwk1+cwk3+bwk3+bwk3+bwk3+jdwk4cFFT主要有基2、基4和分裂基算法.分裂基算法比较复杂,不易在高速电路中实现.基2、基4算法的FFT硬件实现系统结构见图1.基2、基4算法又可分为时间抽取(DIT)与频率抽取(DIF)方式,相较之DIF方式,DIT方式更为直观.在高点数、高速度和高精度要求下,比较DIT基2与DIT基4算法,其蝶形运算单元如图2、图3所示.图2中,A′=A+BW,B′=A-BW.图3中A′=A+BWk1+CWk3+DWk4B′=A-BWk1-jCWk3+jDWk4C′=A+BWk1-CWk3-DWk4D′=A-BWk1+jCWk3-jDWk4同样对4点进行处理,DIT基2算法需两级进行4次复数乘法和8次复数加法;而DIT基4算法需3次复数乘法与8次复数加法,另外还需1次乘以-j(在电路中只需对实部与虚部进行互换),因此DIT基4算法较DIT基2算法节省运算资源.然而,在高点数、高精度、高速度条件下,DIT基2算法具有更大的优势,原因如下:1)DIT基2算法在高精度、高速度条件下更易实现.由于精度要求,数据格式选择浮点数,其加法运算复杂度远大于乘法运算,乘法运算可用流水线技术实现并加以复用.2)DIT基2算法的抽取地址生成更为简单.这为高速FFT系统的控制器设计创造了条件,也是整个FFT性能可靠的保证.3)DIT基2算法更适合于并行运算.如将2个蝶形运算单元并行使用,并不需要对控制电路做太多的改动,蝶形单元可以多块并行扩展,这使更高点数与速度的FFT处理器设计变得简单.因此,本文设计的FFT高性能蝶形运算单元选择DIT基2算法.2国内抗浮点数设计本文设计输入的复数实、虚部均采用IEEE754单精度浮点数,设计时钟200MHz,面积与功耗做最小化优化,整个系统用Verilog语言编写.2.1指数去除表IEEE754单精度浮点数共32位,如图4所示,第1位为符号位,后8位为指数位.指数从0～255,其中0与255是保留字,实际指数值要减去127;尾数部分为23位,表示为1.M,其中首位1隐藏.表1为IEEE754单精度浮点数赋值规则.IEEE754单精度浮点数绝对值的实际可表示范围为1.8×10-38～3.4×1038.2.2系统框架图为了达到设计目标,整个系统采用并行全流水线结构,其结构框图如图5所示.系统分为3个部分:浮点数乘法器、浮点数加法器和规格化电路.2.3数值和指数部分处理乘法器的设计分为尾数、指数和符号处理3部分.尾数部分采用移位相加(见图6).在设计中为了避免进位出现,旋转因子W的尾数部分将规格化为0.***(见图7),这样免去了对乘积的指数部分进行操作.尾数部分结构如图8所示,共23级寄存器,速度快,可靠性高.指数部分的处理相对简单,将2个乘数的指数部分相加再减去127.由于旋转因子是三角函数,其绝对值≤1、指数<1,因此在指数运算中只出现下溢出,一旦溢出发生即将乘积置0.符号处理只需一个两输入或门与一个23位寄存器相连即可.2.4基2算法蝶形运算单元的加数优化浮点数加法器由指数对齐电路和加法器电路2部分组成,共6级寄存器.浮点数加减法的难点在于指数对齐与尾数移位.在DIT基2算法蝶形运算单元中,加法需3个数参与,为了节省运算资源将3个加数一齐进行对齐.如图9所示,首先将3个加数的指数部分进行比较,使其排序输出.将最大的指数固定并输出,其余两者与其求差,差值即是指数较小的2个尾数需要移位的位数.加法器电路包括2部分:求补电路和整数加法器.首先对有符号数求2的补码,接着送进整数加法器,得到结果后再次求补得到原数.2.5运算单元电路规格化电路由三级寄存器构成,将运算结果还原成IEEE754单精度浮点数标准.如图10所示,其原理为寻找尾数中小数点所在位置,据此得到需要左移的位数,并用指数减去这个值,即可得到符合标准的数据.整个运算单元除了以上3部分主要电路外,还有溢出控制与清零电路.系统共有32级寄存器,输入3个64位复数(实、虚部各32位),输出2个64位复数(实、虚部各32位).3tsmc逻辑综合本文使用Synopsys的DesignCompiler配合TSMC0.18μmCMOS标准单元库进行逻辑综合,使用Modelsim进行仿真.3.1逻辑集成设计目标为200MHz时钟,设定10%冗余量,因此约束时钟为4.5ns,具体约束条件见表2.综合完成后结果如图11所示3.2仿真波形显示系统使用Matlab选取60组随机数,对于旋转因子,直接计算其值,这些数构成了测试向量.仿真波形如图12所示.仿真波形显示系统能够稳定地运行在200MHz时钟下.数据输入与输出相隔32个时钟周期,流水线工作正常.随机抽取输出数据A′的5个实部值,与Matlab计算值比较(见表3),2组数之间误差很小,精度达到要求.4抗蝶形运算单元的分析使用ApolloⅡ软件对系统进行自动布局布线,本文将蝶形运算单元作为一个IP核进行版图设计,因而没有加入焊盘,这样可以方便整个FFT系统设计时调用.版图综合结果如图13所示,其中芯片核面积为1.96mm2.5fft的实现使用TSMC0.18μmCMOS标准单元库设计的并行全流水线蝶形运算单元能够稳定地运行于200MHz时钟下.对于N点FFT需要log2N级、每级N/2次蝶形运算.假设每级数据需要8点预存,按照流水线时序,完成1024点运算的时间为T1k=(8+32+1024/2)log21024×5ns=27.6μs完成4096点FFT运算的时间为T4k=(8+32+4096/2)log24096×5ns=125.