hi3519v100硬件设计用户指南

客户服务电话 客户服务传真 客户服务邮箱 前议等。本文档提供Hi3519V100芯片的硬件设计方法

新增小节TOC\o"1-4"\h\z\u前 DDR电路设 Flash原理图设 CORE电源设 DDR电源设 IO电源设 PLL电源设 SVB动态调压 MAC接 SPI和I2C接 SD卡设 USB2.0、USB3.0和PCIE接 PCB设 DDRIO电源设 PLL电源设 DDR3/3L电路设 FLASH电路设 SPI NAND GMAC信号PCB设 VedioInput信号PCB设 Parallel VedioOutput信号PCB设 模拟音频电路设计 SDIO信号PCB设 USB2.0信号设 USB3.0信号设 PCIE信号设 整机ESD设 图1-1晶体振荡电 图1-4地址和命令信号一驱一应 图1-5地址和命令信号一驱二应 图1-7电源上电顺序图 图1-8电源下电顺序 图1-9电源动态调压示意 图1-12“5线模式”I2S主模式连接方 图1-13“5线模式”I2S从模式连接方 图1-14芯片ADC接口内置ESD保护电路示意 图1-15使用ADC接口检测电池的推荐电 图2-7MIPI/LVDS差分信号隔离示意 图2-8模拟音频信号包地示意 表1-1JTAG接口信 表1-3信号描 表1-4管脚SAWP信 表1-5单片SPIFlash匹配设计方 表1-6两片SPIFlash匹配设计方 表1-7NANDFlash匹配设计方 表1-8EMMC匹配设计方 表1-9SVB调压RC参 表1-10ETHMAC信号设计方 表1-12信号接口模式与引脚对应关 表1-13SDIO信号设计要 表1-14USB3和PCIE信号设计要 表1-15防漏电管 表1-16未使用模块电源及管脚处理建 推荐晶振连接方式及器件参数如图1-1所示。NPO4pin贴片晶振，其中2个GND管脚与单板地充分连接，增强系统时钟抗ESD干扰能力。 图1-2所示。

130ms统相关的外设（例如：存放boot的flash器件。为确保系统能正常启动，小系统相关的外设（bootflash器件）必须先于或同时与Hi3519V100一起释放复位信号，否则可能会出现无法启动等异常情况。JTAG表1-1JTAG表1-2所示。01上的JTAG_EN引脚上拉，阻值4.7kΩ。Hi3519V100上电初始化的过程中根据配置管脚的上下拉电阻状态来进行确定各部分的工作模式。硬件配置信号描述如下表1-3所示。IJTAGdebug选择。（内部下拉1：EnableJTAG。I功能模式和测试模式选择。（内部下拉IBOOT源的选择。（内部下拉10：从eMMCISPIFLASH器件选择（内部下拉0：SPINOR1：SPINANDINORFLASHboot模式选择。（内部下拉）0：3Byteaddressmode1：4ByteaddressmodeSFC_EMMC_BOOT_MODE的状态表明了SPI0：1I/Obootmode1：4I/Obootmodeboot模式选择。（内部下拉0：4I/Obootmode1：8I/ObootmodeIBOOTROM启动选择（内部上拉通信机制，通过串口与PC端相应的软件建立通信，下载boot程序后完成启动；如果在BOOTROM启动时与串口通信超时未响应，系统NAND/SPINANDSPINORFlash/PCIE启IPCIE参考时钟源选择（内部下拉ISDIO0烧写功能控制（内部下拉SDIO0SD卡在位的话，会将SD卡中存放的boot烧写至flashIPCIEUSB3.0复用选择（内部下拉ISPINAND器件选择。（内部上拉0：Plane管脚的初始状态，电阻阻值4.7kΩ。Micron的SPINAND器件的地址格式比较特殊，在硬件上必须将芯片的SFC_NAND_SEL下拉或者悬空即可。DDR具体规格请参《Hi3519V100HDIPCameraSoC4章节的内4所示。PINDDR3FLYBYDDR3TPINDDR3FLYBYDDR3TPINDDR3FLYBYDDR3THi3519V100demo板（HI3519V100DMEB）6层板设计，DDRT型拓扑。Hi3519V100ref板（HI3519V100REFB）4层板设计，DDR使

图1-4所示。接，如图1-5所示。FLASH和EMMC。SPIFlash

SPIFlash时，SPIFlash1-5Ω；SFC_HOLD_IO3和SFC_CSN0需要上拉，上拉电阻阻值4.7kΩ。SPIFlash时，SPIFlash1-622Ω电阻。信号走线长度不超过1.5inch，分叉线长度不超过0.5inch。Hi3519V100SPIFLASH启动，那么主芯片的复位信号释放之后，主芯片bootflashCS管脚连接至Hi3519V100SFC_CSN0管脚上。NANDFlash外接NANDFlash时，匹配设计推荐如表1-7所示。Hi3519端串联33Ω电阻。信号走线长度不超过2inch。信号走线长度不超过2inch。信号走线长度不超过2inch。HI3519V100SPINand64pages128pagesBlocksize8bitECC，2KB24bitECC，2KB8bitECC，4KB24bitECC，4KBpagesize；8bitECC，2KB24bitECC，2KB8bitECC，4KB24bitECC，4KB24bitECC，8KB40bitECC，8KB40bitECC，16KB64bitECC，16KB64bitECC，8KBHi3519V100芯片电源设计参数请参见《Hi3519V100HDIPCameraSoc用户指南》2.3节电性能参数。VDD_MEDIA：Media0.9VSVB动态调能力不少于3A。VDD_DDR：DDR部分的内核电源，典型电压0.9V，实际电压由SVB动态调压力不少于1A。力不少于2A。SVBHI3519V100DMEB最新原理图。电源芯片选型要求其供电能力不少于1A。DDRHi3519V100DDR3DDR3L，典型电压1.5V/1.35V，参考电压（Vref）0.75V0.675V。DDRHi3519V100DDRIO电源采用同一电脚名VDDIO_DDR和VDDIO_CK_DDR）供电。VDD_DDRPLLVREFCAVREFDQIODVDD33（DVDD3318_EMMC要与对接芯片的接口电平保持一致。SYS_RSTN_OUTDVDD3318_EMMCDVDDIO_RGMIIDRVDD3318_MIPIDVDD3318_UAT1PLLCore电源、DDRIO1-71-8Core电源。4路core30ms以内完成上电。VDD_MEDIAVDD发POR复位，四路CORE电源才可以开始下电。SVBHi3519V100PWMPWM0/1/2/3，经过RC0~3.3V不DC-DCDC-DC输出以实现动态调节DC-DC的输出电压，如图1-9所示。PWM0用于控制VDD电源的电压；PWM1用于控制DDR电源的电压；PWM3用于控制CPU电源的电压；通常R6的阻值可以按照下面的规则进行计算。该计算方法仅适用MPS的R6*(Vout/Vref)+R1=其中，VoutDC/DC输出的标称电压值，VrefDC/DC的参考电压值，R1DC/DCFB考电容容值，那么这里可以改为100k。1%X5RX7R。SVB1-9一致。11MACMAC如图1-10和图1-11所示。的电源3.3V用隔离。VDAC模块，达到降低功耗的目的。如果产品应用中需要使用此功能，在硬件上荐使用Videobuffer。AC_IN1L/R，（AC_OUTL/R差分输入接口AC_IN1_P/N。音频输出接口不支持差分输出。备（例如：PC），则无需偏置。−−MICMIC，Speaker最好封−Speaker音腔开孔大小保证一定的面积比例即可，15%以上。一般来说音腔大，−MIC0.8～1.2mmMIC设计音腔，即保−MICSpeaker在机器内部漏音或者机器本身I2S

表示了“5线模式”I2S主模式和从模式的连接方式。配置信息。在设计时，SENSOR0_CLK需要在Hi3519V100端串联33Ω电阻。SPI0/I2C0Sensor的配置，其中I2C0_SCLSPI0_SCLK复用，I2C0_SDA与SPI0_SDO复用。Sensor配置接口还支持一种“3WireSPIInterfaceSPI0接Hi3519V100端串联33Ω电阻。I2C0信号需要外接4.7kΩ上拉电阻。VI

VI可以复用为两种接口：ParallelCMOS视频输入接口和差分视频输入接口（据。接口频率可达1485MHz。顺序对接VI的低8bit。内同步和外同步方式均支持。号。从芯片管脚命名来看，分为MIPI0、MIPI1和MIPI2。Clock：1Sensor数据信号必须按顺序连接至Hi3519的Clock：1Sensor数据信号必须按顺序连接至Hi3519的MIPI0_D0/1/2/3、MIPI1_D0/1/2/3和MIPI2_D0/1/2/3MIPI0_CK、MIPI1_CKMIPI2_CKMIPI0_D0/1/2/3、MIPI1_D0/1/2/3和MIPI2_D0/1/2/3。MIPI0_D0/1/2/3通过MIPI0_CK进行采样。MIPI1_D0/1/2/3通过MIPI1_CK进行采样。VO

LCD屏的对接，6/8bitRGB16bitRGB1-12所]（色度）：VO_DATAVO_DATA6bitSerialVO_DATA8bitSerialVO_DATA16bitParallelSPII2C1kΩ上拉电阻。SDSDIODATACMD4.7kΩSDIO_VOUT管脚上。SDIO信号设计要求如表1-13所示。7inch。在对接TF卡时，SDIO0/1_CARD_DETECT必须外接wifi、4GICDETECT、SDIO0/1_CWPR信号必须外接4.7kΩ下拉电阻。USB2.0、USB3.0PCIEPCIE模块处于“工作”状态，PCIE_CLK_REQ_N就会置为从设备同时都处于“空闲”状态时，PCIE_CLE_REQ_N就会变为“高”电平，主设备关闭REF_CLK，主、从设备同时进入“低功耗”模式。USB3PCIE1-14件端串联100nF电容。置串联100nF电容。

作时间。使用ADC1-15电路结构，R1取值需大于

RTC在固定分频模式，计时精度主要取决于外置晶体，请综合考虑晶体频率误置高精度集成RTC。PWM0~34core电源调压。PWM0：控制VDD电源电压；PWM1：控制DDR电源电压；PWM2：控制MEDIA电源电压；PWM3：控制CPU电Hi3519V1005Uart接口，Uart0、Uart3Uart42线串口，Uart1和Uart2Uart0Uart3Uart1复用，Uart4Uart21-1531-163.3VRTC_INRTC_OUTAudio3.3V3.3V3.3V3.3VETH1.8V3.3V电源必须提供，1.8V3.3V电源必须提供，1.8V3.3V1.8V3.3VPCBPinH14，H15，J15，H13，J142100nF电容，12.2uF容，1个4.7uF电容。DDRIOPLL电容组成π型滤波电路。如图2-1和图2-2所示。成π型滤波电路。如图2-3和图2-4所示。组成π型滤波电路。如图2-5和图2-6所示。AVDD33_AC3.3V之间用磁珠（1000Ω@100M）进行隔离，并在靠近芯片管脚的位置至少放置一个4.7uF电容。AVDD33_VDAC3.3V之间用磁珠（1000Ω@100M）进行隔离，并在靠近芯片管脚的位置至少放置一个2.2uF电容。Hi3519V100DDRHI3519REFB的设计。对于六FLASHSPI1-51-NAND基准，误差控制在500mil以内；GMACPCB差控制在500mil以内；差控制在500mil以内；VedioInputPCB号线长为基准，偏差控制在±300mil以