EDA技术与应用实验2016

EDA技术与应用实验宋继志刘文英实验要求与实验报告要求实验要求实验前，应认真准备，预习实验内容，编写代码。实验中，仿真测试，需要下载测试的同学领取开发板。实验后，整理好开发板上交。

有关实验内容下载地址：21用户名与密码：eda实验要求与实验报告要求实验报告要求实验报告写一个综合的设计报告，通常包含以下几部分：（1）实验设计要求。（2）总体设计，包括总体设计思路/设计思想、设计原理图、模块划分等。（3）分模块的功能实现以及每个模块的波形仿真图及简单分析说明。（4）关键技术分析，包括分析设计中的主要技术要点和难点（5）实验完成情况，分析系统的功能特点，以及不足。实验演示与说明。（6）实验中遇到的问题及解决方法，包括对分析综合或编译过程中的错误、警告信息的分析。（7）实验总结、个人收获与体会。（8）附录，实验的核心代码。实验报告还应提交实验程序，建议提交以下文件：QuartusII工程文件（.qpf），Verilog源文件（.v）或VHDL源文件（.vhd），原理图文件（.bdf），测试激励文件（.vwf），设置文件（.qsf），下载文件（.sof）。Verilog或VHDL程序应进行必要的注释，重点说明信号和进程的含义。考核方式成绩评定主要由检查验收和实验报告二部分组成。总成绩=检查验收（占60%）+实验报告（40%）其中，检查验收成绩包括平时表现、实验预习、实验验收等。DE2开发板简介DE2开发板简介DE2实验板基本输入输出引脚信号1. LED灯：有两组，LEDR[17:0]和LEDG[7:0]这两组LED灯用于简单输出。一般用于二进制结果输出，如果是较大的十进制数，采用HEX或者LCD输出较好。oLEDR与oLEDG除了数量与颜色不同外，用法基本一致。2. HEX发光管HEX[7:0]，用于数值的输出。一般用于十进制或十六进制结果的输出，有时也可用来显示英文字符。DE2有八个七段数码管，被分为两组，每组四个，提供一个低电平将点亮管子，高电平使它熄灭。注意每个管子的小数点都没有进行连接它们是不可用的。3. 开关SW[17:0]：用于简单的输入。拥有输入并保持同一电平信号的优势，一般用于数据信号或者功能控制信号。相对于按钮来说，可以用开关手工模拟低速的方波信号。4. 按钮KEY[3:0]：用于简单的输入。

平时状态是高电平，按下时低电平，一般用于复位信号与单步调试时的时钟信号。实验注意事项1.注意DE2开发板下载线接口接到USB

BlasterPort上2.数码管分共阴极与共阳极共阳极（公共端接高电平或+5V电压）共阴极（公共端接低电平或接地）

共阳极:各段选为低电平（即0接地时）选中各数码段.共阴极:各段选为高电平（即+5V接电源时）选中各数码段

DE2开发板上的数码管是共阳极的共阳极由0到F的编码为:ucharcodetable[]={0xc0,0xf9,0xa4,0xb0,0x99,0x92,0x82,0xf8,0x80,0x90,0x88,0x83,0xc6,0xa1,0x86,0x8e};共阴极由0到F的编码为:ucharcodetable[]={0x3f,0x06,0x5b,0x4f,0x66,0x6d,0x7d,0x07,0x7f,0x6f,0x77,0x7c,0x39,0x5e,0x79,0x71};授权文件License的安装将Quartus_II_9.0破解器.exe拷贝到C:\altera\90\quartus\bin文件夹下，直接在该文件夹下运行，破解C:\altera\90\quartus\bin下的sys_cpt.dll和quartus.exe文件。运行Quartus_II_9.0破解器.exe后,直接点击“应用补丁”。如果出现“未找到该文件。搜索该文件吗？”，点击“是”。

如果把Quartus_II_9.0破解器.exe直接Copy到C:\altera\90\quartus\bin下，就不会出现这个对话框，而是直接开始破解，生成授权文件license.dat。(2)选中生成授权文件license.dat，用记事本打开。默认的license.dat路径是在C:\altera\90\quartus\bin下。(3)把license.dat里所有的XXXXXXXXXXXX用计算机网卡号替换，计算机网卡号可以通过QuartusII9.0的Tools菜单下选择LicenseSetup，下面就有NICID。(4)在QuartusII9.0的Tools菜单下选择LicenseSetup，然后选择Licensefile，最后点击OK。注意：license文件存放的路径名称不能包含汉字和空格，空格可以用下划线代替USB-Blaster的驱动安装

将DE2-35实验平台的Blaster接口(开发板上部最左边)接好USB连接线，插头插入主机的USB接口，WindowsXP发现新硬件后会弹出一个对话框。按提示选择USB-Blaster驱动程序的在WindowsXP下的安装路径选择：

D:\altera\90\quartus\drivers\usb-blaster\usbblst.inf若是初次安装的QuartusII，在下载编程前需要选择下载接口方式。在图0-1所示窗口中单击“HardwareSetup”，可打开如图0-2所示的窗口。在这里，选择“USBBlasterII”，双击鼠标后，关闭该窗口。图0-1图0-2实验内容简单NiosII系统的设计---LCD显示实验基于NiosII系统的跑马灯实验基于SOPC的电子钟设计

计数器的设计与测试译码器的设计与测试基于EDA的电子钟设计

用原理图输入法设计全加器-----熟悉EDA设计流程

前四次实验课按分组，最后一次实验以开放的形式。实验任务：基于EDA的电子钟设计或者基于SOPC的电子钟设计，完成设计后下载到DE2开发板验证测试。实验检查：每个实验完成后老师检查，记录。实验报告：最后以大作业的形式上交综合设计报告。原理图输入法设计4位全加器---熟悉EDA设计流程设计任务分析：原理图输入法设计4位全加器4位全加器由4个1位全加器组成，1位全加器由2个半加器组成。先设计1位半加器，利用真值表、与或非门设计仿真，封装入库。再设计1位全加器，利用已经设计并封装好的半加器完成设计，封装入库。最后设计4位全加器，利用已经设计并封装好的1位全加器构成4位全加器，并完成仿真和硬件测试。原理图输入法设计4位全加器---熟悉EDA设计流程原理图输入法设计4位全加器---熟悉EDA设计流程实验内容1．设计1位全加器。先设计1位半加器，再设计1位全加器的。包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。2．设计4位全加器。建立一个更高的原理图设计层次，利用以上获得的1位全加器构成4位全加器，并完成编译、综合、适配、仿真和硬件测试。3．在完成原理图设计的基础上，用HDL语言设计4位全加器，必须使用元件例化。并仿真和硬件验证设计结果。（选作）采用QuatusⅡ的PLD设计方法首先在D盘创建一个个人文件夹，在个人文件夹下创建每个实验内容的工作目录。2.在QuatusⅡ中创建一个工程。3.子模块设计：每个模块可以用原理图或HDL语言描述，对每个模块进行编译、仿真，通过后然后生成模块符号。4.顶层设计：创建一个顶层图形文件，将各模块符号放到图中，添加输入、输出引脚，连线；编译，仿真。5.给输入、输出引脚分配引脚号码，编程下载。文件夹、工作目录和工程名不能有空格和汉字！原理图输入法设计4位全加器---熟悉EDA设计流程注意事宜：1.首先在D盘创建个人文件夹任何一项设计都是一项工程(project)，必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被QuartusII

默认为工作库(Work

Library)。同一工程的所有文件都必须放在同一文件夹中。文件夹所在路径名和文件夹名中不能用中文，不能用空格，不能用括号（），可用下划线_，最好也不要以数字开头。

2.工程名与顶层文件的实体名建议工程项目名称最好与顶层文件同名，同名为adder4b。

3.每次修改后都需要重新编译。原理图输入法设计4位全加器---熟悉EDA设计流程注意事宜：4.功能仿真需要先生成功能仿真网表。

选择菜单“Processing”中“SimulatorTool”选项，打开仿真器，将仿真模式设置为“Functional”，单击“GenerateFunctionalSimulationNetlist”按钮产生仿真网表。5.将未使用引脚指定为三态输入。

菜单Assignments\Device，在Device页面中单击“Device&PinOptions”按钮，打开“Device&PinOptions”对话框；选择“UnusedPins”标签，在“Reserveallunusedpins”域中选择“Asinputs,tri-stated”单选钮。原理图输入法设计4位全加器---熟悉EDA设计流程计数器的设计与测试实验内容1．设计分频电路，编写计数分频的程序。用计数方式实现时钟分频。

先编写一个输入时钟频率10Hz，输出时钟频率1Hz，分频系数为10，仿真测试无误后，再修改参数，改写输入50Mhz信号源，输出时钟频率1Hz。

2．设计2位BCD码计数器，计数0-99。

计数脉冲：利用分频电路的输出频率1HZ，作为计数脉冲的输入脉冲，计数0-99，通过仿真测试验证。

BCD码(Binary-CodedDecimal‎)亦称二进码十进数或二-十进制代码。用4位二进制数来表示1位十进制数中的0~9这10个数码。

8421BCD码是最基本和最常用的BCD码，它和四位自然二进制码相似，各位的权值为8、4、2、1，故称为有权BCD码。即用0000~1001分别代表它所对应的十进制数，余下的六组代码不用。

计数器的设计与测试计数器的设计与测试分频器的设计----计数分频设计两个时钟分频电路输入信号时钟信号clki输出信号输出时钟信号clko（1）假设输入时钟频率10Hz(时钟周期为0.1s)，设计分频电路1，使输出时钟频率1Hz(时钟周期为1s)。仿真测试。（2）假设输入时钟频率50MHz,设计分频电路2，使输出时钟频率1Hz(时钟周期为1s)。在分频电路1的基础上修改参数。

输入时钟频率10Hz，输出时钟频率1Hz，分频系数为10设计电路使输出时钟信号的前半周为低电平，后半周为高电平。提示：当计数器计到分频系数的一半时，计数器清零;

且clkout翻转（clkout=~clkout;）。计数器的设计与测试---分频电路设计计数器的设计与测试---分频电路设计modulefp(clkin,clkout);inputclkin;outputclkout;regclkout;reg[30:0]count;always@(posedgeclkin)begin count<=count+1; if(count==4) begin count<=0; clkout<=~clkout; endendendmodule计数器的设计与测试modulefp(clkin,clkout);inputclkin;outputclkout;regclkout;reg[30:0]count;always@(posedgeclkin)begin count<=count+1; if(count==24999999) begin count<=0; clkout<=~clkout; endendendmodule译码器的设计与测试数码管分共阴极与共阳极共阳极（公共端接高电平或+5V电压）共阴极（公共端接低电平或接地）

共阳极:各段选为低电平（即0接地时）选中各数码段.共阴极:各段选为高电平（即+5V接电源时）选中各数码段

译码器的设计与测试译码器的设计与测试DE2开发板上的数码管是共阳极的共阳极由0到F的编码为:ucharcodetable[]={0xc0,0xf9,0xa4,0xb0,0x99,0x92,0x82,0xf8,0x80,0x90,0x88,0x83,0xc6,0xa1,0x86,0x8e};译码器的设计与测试程序参考LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITYdecl7sISPORT( d:IN STD_LOGIC_VECTOR(3 DOWNTO0); --输入4位二进制码

seg:OUTSTD_LOGIC_VECTOR(7 DOWNTO0)--七段译码输出);END;ARCHITECTUREONEOFdecl7sISSIGNALseg_r:STD_LOGIC_VECTOR(7DOWNTO0); --定义数码管输出寄存器译码器的设计与测试BEGINseg<=seg_r; --输出数码管译码结果PROCESS(d) --七段译码BEGIN CASEdIS WHEN X"0"=> seg_r<=X"c0"; --显示0 WHEN X"1"=> seg_r<=X"f9"; --显示1 WHEN X"2"=> seg_r<=X"a4"; --显示2 WHEN X"3"=> seg_r<=X"b0"; --显示3 WHEN X"4"=> seg_r<=X"99"; --显示4 WHEN X"5"=> seg_r<=X"92"; --显示5 WHEN X"6"=> seg_r<=X"82"; --显示6 WHEN X"7"=> seg_r<=X"f8"; --显示7 WHEN X"8"=> seg_r<=X"80"; --显示8 WHEN X"9"=> seg_r<=X"90"; --显示9 WHEN X"a"=> seg_r<=X"88"; --显示a WHEN X"b"=> seg_r<=X"83"; --显示b WHEN X"c"=> seg_r<=X"c6"; --显示c WHEN X"d"=> seg_r<=X"a1"; --显示d