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Verilog`timescale1ns///////CreateDate:16:38:2204/22/08//Design//ModuleName://Project//Target//Tool////////Revision0.01-File//Additionalmoduleoutput[7:0]ACOUNT,BCOUNT;output[3:0]LAMPA,LAMPB;inputreg[7:0]numa,numb;//ACOUNT和BCOUNT的内部信号regtempa,tempb;reg[2:0]counta,countb;//方向A和方向Breg[7:0]ared,ayellow,agreen,aleft,bred,byellow,bgreen,bleft;reg[3:0]LAMPA,LAMPB;alwaysif(!EN)beginEN无效时，对交通灯的计数值进行初始化ared<=8'd55;//55秒=30+5+15+5ayellow<=8'd5;//5秒agreen<=8'd40;//40aleft<=8'd15;//15秒bred<=8'd65;//65秒=40+5+15+byellow<=8'd5;//5秒bleft<=8'd15;//15秒bgreen<=8'd30;//30assignACOUNT=numa;//8assignBCOUNT=numb;//8always@(posedgeCLK)beginif(EN)beginif(!tempa)begincase(counta)0:begin//状态0numa<=agreen;LAMPA<=2;//输出0010counta<=1;1:begin//状态1numa<=ayellow;LAMPA<=4;//输出0100counta<=2;2:begin//状态2numa<=aleft;LAMPA<=1;//输出0001counta<=3;3:begin//状态3numa<=ayellow;LAMPA<=4;//输出counta<=4;4:begin//状态4numa<=ared;LAMPA<=8;//输出counta<=0;0)default://默认状态LAMPA<=8;1000elsebeginif(numa>1)if(numa[3:0]==0)beginif(numa==2)tempa<=0;elseLAMPA<=4'b1000;//使能无效时，红灯亮counta<=0;A的状态0(绿灯状态)tempa<=0;//进入状态变化判断//控制B方向四种灯的模块，模块的语言描述与方向A再always@(posedgeCLK)beginif(EN)beginif(!tempb)begincase(countb)0:begin1:begin2:be

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