浅谈VGA接口的FPGA实现

浅谈VGA接口的FPGA实现VGA作为通用的显示接口，其可使用的设备非常多。根据VGA的文档，我们了解到使用VGA，只需要在给定的时钟频率下，向VGA线发出不同的信号即可。VGA输出的信号一共有5个有效信号，分别是：VGA_RED（红色端子），VGA_BLUE（蓝色端子），VGA_GREEN（绿色端子），VGA_HSYNC（水平同步端子），VGA_VSYNC（垂直同步端子）。如果采用水平扫描的方法，且为640x480的分辨率，我们需要：时钟频率为25MHz（或者也可以采用28.3MHz，参考VGA文档）。水平同步端子输出信号包含4个阶段，每个周期共占用800个时钟周期。脉冲周期（用于同步）：96周期，输出低电平前端周期（用于缓冲）：48周期，输出高电平显示周期（用于显示）：640周期，每一个时钟周期显示一个像素点的内容，读取红、蓝、绿色端子的信息作出显示。同步端子输出高电平。后端周期（用于缓冲）：16周期，输出高电平垂直同步端子输出信号也包含4个阶段，由于是水平扫描，所以在垂直同步中的显示周期中，水平同步端子将对其正确的进行显示，它包含了480个水平同步周期，扫描480行的内容。也可以说一个垂直同步周期中，显示出一个屏幕的内容。垂直同步端子的脉冲周期为2个水平同步周期；后端周期为29个水平同步周期；显示周期为480个水平同步周期；前端周期为10个水平同步周期，故总周期数为［latex］T=（480+2+10+29）*（96+16+640+48）=416800［/latex］cycles刷新频率为［latex］f=frac{25MHz}{416800}=59.98Hz［/latex］即屏幕的刷新频率约为60Hz。若需采用其它的分辨率，只需改变显示周期长度以及为该模块提供不同的时钟周期即可。显示周期等参数都在vga_header.v文件中定义。编写过程中，如果出现屏幕提示类似于“显示超出范围”的提示语，则说明同步周期不正确，改正同步周期长度即可。为了实现同步信号的准确计时，我们采用了有限状态机对它进行控制。以下源代码可供参考：always@(negedgeclk)begin

/*VerticalSync.Signal*/

case(v_state)

0:

begin

/*TPW同步脉冲周期*/

if(cv_thres==0)begin

v_sync

<=0;

/*信号置低*/

cv_en

<=0;

/*计数器继续计数*/

endelsebegin

v_state

<=1;

/*进入下一状态*/

cv_en

<=1;

/*计数器清零*/

cv_value

<=`VGA_SYNC_V_POR_BACK-1;

/*计数器置位*/

v_sync

<=

1;

/*同步信号置高*/

end

end

1:begin

/*TFP前端周期*/

if(cv_thres==0)begin

v_sync

<=

1;

/*同步信号置高*/

v_addr

<=

0;

/*垂直地址清零*/

cv_en

<=

0;

/*计数器计数*/

endelsebegin

v_state

<=

2;

/*进入下一状态*/

cv_value

<=

`VGA_SYNC_V_DISPLAY-1;

/*计数器置位*/

cv_en

<=

1;

/*计数器清零*/

v_sync

<=

1;

/*垂直同步信号置高*/

h_state

<=

0;

/*置水平同步状态*/

end

end

2:begin

/*TDISP显示周期*/

if(cv_thres==0)begin

v_sync

<=1;

/*垂直同步信号置高*/

cv_en

<=0;

/*计数器计数*/

endelsebegin

v_state

<=

3;

/*进入下一状态*/

cv_value

<=

`VGA_SYNC_V_POR_FRONT-1;/*计数器置位*/

cv_en

<=

1;

/*计数器清零*/

v_sync

<=

1;

/*垂直同步信号置高*/

end

end

3:begin

/*TBP后端周期*/

if(cv_thres==0)begin

v_addr

<=

0;

/*垂直地址清零*/

v_sync

<=

1;

/*垂直同步信号置高*/

cv_en

<=

0;

/*计数器计数*/

endelsebegin

v_state

<=

0;

/*进入下一状态，即状态0*/

cv_value

<=

`VGA_SYNC_V_PUL_WIDTH-1;/*计数器置位*/

cv_en

<=

1;

/*计数器清零*/

v_sync

<=

0;

/*垂直同步信号置低*/

end

end

endcase

/*......*通过该模块生成了水平、垂直同步信号和对应的水平地址和垂直地址后，使用垂直地址和水平地址读取对应的像素点信息，分为两种：a.图形模式：图形模式是一个一个的像素点，我们采用了BlockRAM来保存这些像素点信息。由于空间有限，我们只能保存320x240个像素点，并扩大输出范围，进行单色640x480输出，否则将因为空间不够而编译不通过。如果我们可以采用板上内置的DDR模块就可以拓展其规模，而且板上的DDRSDRAM具有64M，是镁光生产的模块，在Xilinx提供的IPCore中有对应的模块，只需要提供建立后提供相对应的管脚即可完成输出。由于D/A模块无法做到（见下面），这个修改并没有太大的意义，所以我们没有做到这个工程中去。b.文字模式：文字模式支