怎样做一份EDA设计报告

EDA

课程设计报告设计题目：专业：姓名：学号：指导老师(首先是前言部分)前言

随着电子设计技术、ISP（在系统可编程）技术，PLD（可编程逻辑器件），与

EDA（电子设计自动化）紧密结合，它代表了数字系统设计领域的最高水平，给数字电路的设计带来了革命性的变化。

作为现在的大学生应熟练掌握这门技术，为以后的发展打下良好的基础，本实验设计是应用QuartusII环境及VHDL语言设计一个时间可调的数字时钟。使自己熟练使用

QuartusII

环境来进行设计，掌握

VHDL

语言的设计方法。要注重理论与实践之间的不同，培养自己的实践能力！（目录部分）例：目录一、课程设计任务及要求

41.1

实验目的

41.2

功能设计

4是会想很多乱七八糟的东西，会每天都写些小感悟。只是袁慕野从来没有出现在二、整体设计思想

42.1

性能指标及功能设计

42.2

总体方框图

5三、详细设计

53.1

数字钟的基本原理：53.1.1

时基

T

产生电路

53.1.2

调时、调分信号的产生

63.1.3

计数显示电路

63.2

设计思路

63.3

设计步骤

73.3.1

工程建立及存盘

73.3.2

工程项目的编译

83.3.3

目标芯片的选择

83.3.4

时序仿真

93.3.5

引脚锁定

103.3.6

硬件测试

113.3.7

实验结果

12四、设计总结

12（正文部分）一、课程设计任务及要求是会想很多乱七八糟的东西，会每天都写些小感悟。只是袁慕野从来没有出现在1.1

实验目的1）掌握

VHDL

语言的基本运用2）掌握

QuartusII

的简单操作并会使用

EDA实验箱3）掌握一个基本

EDA

课程设计的操作1.2

功能设计

1）有时、分、秒计数显示功能,小时为

24进制,分钟和秒为

60

进制以

24

小时循环计时2）设置复位、清零等功能3）有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间4）时钟计数显示时有

LED

灯显示；二、整体设计思想2.1

性能指标及功能设计1）时、分、秒计时器

时计时器为一个

24

进制计数器，分、秒计时器均为

60

进制计数器。当秒计时器接受到一个秒脉冲时，秒计数器开始从

1

计数到

60，此时秒显示器将显示

00、01、02、...、59、00；每当秒计数器数到

00

时，就会产生一个脉冲输出送至分计时器，此时分计数器数值在原有基础上加

1，其显示器将显示

00、01、02、...、59、00；每当分计数器数到

00

时，就会产生一个脉冲输出送至时计时器，此时时计数器数值在原有是会想很多乱七八糟的东西，会每天都写些小感悟。只是袁慕野从来没有出现在基础上加

1，其显示器将显示

00、01、02、...、23、00。即当数字钟运行到

23

点

59

分

59

秒时，当秒计时器在接受一个秒脉冲，数字钟将自动显示

00

点

00

分

00

秒。2）校时电路

当开关拨至校时档时，电子钟秒计时，通过时、分校时开关分别对时、分进行校对，开关每按

1

次，与开关对应的时或分计数器加

1，当调至需要的时与分时，拨动

reset

开关，电子钟从设置的时间开始往后计时三、详细设计3.1

数字钟的基本原理：3.1.1

时基

T

产生电路

数字钟以其显示时间的直观性、走时准确性作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。

由晶振产生的频率非常稳定的脉冲，经整形、稳定电路后，产生一个频率为

1Hz

的、非常稳定的计数时钟脉冲。3.1.2

调时、调分信号的产生

由计数器的计数过程可知，正常计数时，当秒计数器（60

进制）计数到

59

时，再来一个脉冲，