高速ADC的结构和工作原理

..3.6高速ADC电路构造和工作原理目前，高速ADC主要有逐次逼近型，并行比拟型(闪烁型)，分级型(半闪烁型)和流水线型等几种电路构造。其中，逐次逼近型是较为经典的低本钱电路构造，主要用于中高速〔<1MSPS〕分辨率在〔10至16位〕场合。并行比拟ADC是现今速度最快的模/数转换器，采样速率可到达1GSPS以上，本节主要介绍后几种。3.6.1并行比拟型(闪烁型)模数转换器(FlashADC)并行ADC通常也称为"闪烁式〞ADC。它由电阻分压器、比拟器、缓冲器及编码器四局部组成。这种构造的ADC所有位的转换是同时完成的，其转换时间主要取决于比拟器的开关速度、编码器的传输时间延迟等。增加输出代码对转换时间的影响较小，但随着分辨率的提高，需要高密度的模拟设计以实现转换所必需的数量很大的精细分压电阻和比拟器电路。输出数字增加一位，精细电阻数量就要增加一倍，比拟器也近似增加一倍。例如，n位的ADC需要2n个精细电阻和2n－1个并联比拟器。分压电阻网络的电压彼此相差1个最低有效位VR/2n。原理电路如下列图所示。闪烁式ADC要实现快速转换，每个比拟器必须在相当高的功率状态下工作。如果要求提高其分辨率，除了增加比拟器和电阻器的数量以外，基准电阻链上的每个电阻值都要很低，以对快速比拟器提供足够大的偏置电流，从而要求基准电压源必须提供相当大的电流〔>10mA〕。因此闪烁式ADC存在的问题是有限的分辨率，功耗大和芯片尺寸大〔从而本钱高〕。闪烁式ADC的分辨率受管芯尺寸、过大的输入电容、大量比拟器所产生的功率消耗等限制。构造重复的并联比拟器如果精度不匹配，还会造成静态误差，如会使输入失调电压增大。同时，这一类型的ADC由于比拟器的亚稳态、编码气泡，还会产生离散的、不准确的输出，即所谓的"火花码〞。这类ADC的优点是模/数转换速度最高，缺点是分辨率不高，功耗大，本钱高。注解："火花码〞根据闪光式ADC的电路构造，在使用时应该考虑所有的静态误差源和动态误差源。静态误差源主要是比拟器输入失调电压的变化会影响ADC的直流线性误差。动态误差主要包括：比拟器的延迟和带宽之间的失调会降低ADC的SNR和ENOB。每个比拟器的输入端都有一个与输入信号相关的压变结电容，在输入高频信号时，它会降低ENOB并产生较大失真。另外还包括布线不合理造成的寄生电容的影响。闪电式ADC还易于产生离散的、不确定的输出，即所谓的"火花码〞。火花码主要有两个来源：2n-1个比拟器的亚稳态温度计编码气泡不匹配的比拟器延迟会使逻辑1变为逻辑0〔或反之〕，这如同温度计中出现了一个气泡。由于ADC中的优先编码单元无法识别这种错误，经过编码后的输出同样会出现"火花〞。芯片举例：实际上闪烁式ADC分辨率最高可到达10位，一般为6～8位。最高采样速率可高达500MSPS，全功率带宽>300MHz。ADI公司闪烁式ADC典型产品有，AD9066〔6位，60MSPS〕，AD9002〔8位，150MSPS〕，AD9048〔8位，35MSPS〕，AD9060〔改良的半闪烁式ADC，输入比拟器数目节省一半，10位，75MSPS〕。AD9002闪烁型8位150MSPS〔高速单片ADC〕RadarWarningReceiver：雷达信号预警接收机；Warfare：电子战；3.6.2半闪烁式ADC现代开展的高速ADC电路构造主要采用这种全并行的ADC，但由于功率和体积的限制，要制造高分辨率闪烁式ADC是不现实的。由两个较低分辨率的闪烁式ADC构成较高分辨率的半闪烁式ADC或分级(流水线)型ADC是当今世界制造高速ADC的主要方。下列图所示是一个8位的两级并行半闪烁式ADC的原理框图。其转换过程分为两步：第一步是粗量化。先用并行方式进展高4位的转换，作为转换后的高4位输出，同时再把数字输出进展DAC转换，恢复成模拟电压。第二步是进一步细量化。把原输入电压与DAC转换器输出的模拟电压相减后，对其差值进展16倍放大再进展低4位的ADC转换。然后将上述两级ADC转换器的数字输出并联后作为总的输出。这样，在转换速度上作出了一点牺牲，但解决了分辨率提高和元件数目剧增的矛盾。芯片实例：AD9060：10位75MSPSA/D转换器3.6.3分量程或流水线型ADC将半闪烁型ADC进一步开展，就产生了流水线型ADC(Pipeline)，也称为子区式ADC。它由假设干级电路串联组成，每一级包括一个采样/保持放大器、一个低分辨率的ADC和DAC以及一个求和电路，其中求和电路还包括可提供增益的级间放大器。快速准确的n位转换器分成两段以上的子区〔流水线〕来完成。首级电路的采样/保持器对输入信号取样后先由一个m位分辨率的粗ADC对输入进展量化，接着用一个至少n位精度的乘积型数模转换器MDAC产生一个对应于量化结果的模拟电平并送至求和电路，求和电路从输入信号中扣除此模拟电平，并将差值准确放大某一固定增益后送交下一级电路处理。经过各级这样的处理后，最后由一个较高精度的K位细ADC对剩余信号进展转换。将上述各级粗、细ADC的输出组合起来即构成高精度的n位输出。下两图分别为一个14位5级流水线型ADC的原理图和每级部构造图。流水线型ADC必须满足以下不等式以便纠正重叠错误：l*m+k>n式中，l为级数，m为各级中ADC的粗分辨率，k为精细ADC的细分辨率，而n是流水线ADC的总分辨率。流水线ADC不但简化了电路设计，还具有如下优点：每一级的冗余位优化了重叠误差的纠正，具有良好的线性和低失调；每一级具有独立的采样/保持放大器，前一级电路的采样/保持可以释放出来用于处理下一次采样，因此允许流水线各级同时对多个采样值进展处理，从而提高了信号的处理速度，典型的为转换时间<100ns；功率消耗低；很少有比拟器进入亚稳态，从根本上消除了火花码和气泡，从而大大减少了ADC的误差；多级转换提高了ADC的分辨率。同时流水线型ADC也有一些缺点：复杂的基准电路和偏置构造；输入信号必须穿过数级电路造成流水线延迟；同步所有输出需要严格的锁存定时；对工艺缺陷敏感，对印刷线路板更为敏感，它们会影响增益的线性、失调及其它参数。目前，这种新型构造的ADC在尺寸、速度、分辨率、功耗和设计难度等方面提供了很好的平衡，已经引起大多数模数转换器制造商和设计得的关注。主要应用于：对于总谐波失真〔THD〕、无杂散动态围〔SFDR〕和其它频域特性要求较高的通信系统；对于噪声、带宽和瞬态响应速度等时域特性比拟感兴趣的CCD成像系统；以及对时域和频域参数〔如低杂散和高输入带宽〕都要求较高的数据采集系统。目前已有几家制造商可以提供这种产品。流水线ADC可以提供颇具吸引力的速度、分辨