时序逻辑电路-

11.重点掌握的内容

(1).同步时序电路的分析/设计方法

(2).集成计数器实现任意进制计数器2.作业题

【5.1】【5.4】【5.6】【5.7】【5.16】3.建议练习题

【5.5】【5.8】【5.11】【5.12】【5.13】学习提示包括同步和异步时序电路，以同步电路为重点只要求同步电路的设计；包括计数器和串行数据检测器实验四电路设计

组合电路与时序电路的区别25.1时序电路的基本概念1.组合电路：电路输出只与电路的输入有关，与电路的前一时刻的状态无关。2.时序电路：取决于该时刻电路的输入还取决于前一时刻电路的状态电路在某一时刻的输出图3-1组合逻辑电路

图5-5例5-2的电路图例如：组合逻辑电路触发器记录电路原状态时序电路=组合电路+触发器35.1.1时序电路的分类1.按FF

的

触发时间同步时序逻辑电路异步时序逻辑电路所有触发器状态的变化都是在同一时钟信号操作下同时发生。所含触发器状态的变化不是同时发生。图5-26异步3位二进制加法计数器电路图例如：图5-2例如：42.按输出控制方式米利型电路莫尔型电路输出不仅取决于存储电路的状态，而且还决定于电路当前的输入。输出仅决定于存储电路的状态，与电路当前的输入无关。电路的状态55.1.2时序电路的基本结构和描述方法1.基本电路结构图5-1

时序电路结构框图组合电路+触发器必有：触发器（及时钟信号）可无：输入X，输出Y外部输入状态变量外部输出激励/驱动信号原状态:

Q状态变量：Q新状态:

Q*62.逻辑功能描述方法1）逻辑表达式法

—列4个方程（组）输出方程

—Y表达式FF驱动方程

—Z表达式FF次态方程/状态方程

—Q表达式时钟方程:触发器时钟信号逻辑表达式。外部输入状态变量外部输出激励信号触发器输入信号逻辑表达式72）状态转换表法以表格形式体现：时序电路全部工作状态的循环情况。3）状态转换图法以图形方式体现：时序电路全部工作状态的循环情况。4）时序/波形图法以高低电平信号形式体现：时序电路全部工作状态的循环情况。85.2同步时序电路的分析方法5.2.1同步时序电路的分析任务已知时序电路说明逻辑功能分析5.2.1同步时序电路的分析步骤电路图列时钟方程、驱动方程、输出方程求状态方程求状态表、状态图、时序图13将驱动方程代入特性方程判断电路逻辑功能2计算9【例5-1】分析时序电路的逻辑功能解：为同步时序电路，无输入，有输出Y。图5-2（1）列相关方程驱动方程时钟方程（略）输出方程：方法：将驱动方程代入JKFF的特性方程。

10

求FF次态方程：也称电路的状态方程。状态方程:驱动方程11（2）列状态转换表/转换图、时序图①状态表：体现电路全部工作状态的循环情况。列表5-1状态转换表表5-2状态表形式2原状态次态不在循环内CLK顺序012345000001010011100000000010011010111001110

01010011110011000000101001110000101001110000000001101110111011

010

0

0111112②状态图：图5-3状态转换图000001010011100101110111/0/0/0/0/1/1/1/1无效态：101,110,111有效态：000~100自启动：无效态可转换为有效态Q3Q2Q1/Y注意Q端顺序和X,Y的标法无效状态有效状态有效循环图5-4时序图13③时序图/波形图：以波形方式体现电路状态随时间变化的情况。00000100101100100010Y输出下降沿在第5个时钟下降沿可维持一个时钟周期14（3）电路功能:功能：五进制（加法）计数器，Y为进位输出。依状态表/图或时序图判断状态图时序图15【例5-2】分析时序电路的逻辑功能同步时序电路，输入A，输出Y。图5-5（1）列相关方程时钟方程（略）输出方程：驱动方程16②求FF次态方程/电路状态方程：方法：将驱动方程代入JKFF的特性方程。

状态方程:驱动方程17（2）列状态转换表/转换图、时序图①状态表：方法：设初态Q2Q1=00，并分别考虑A=0、A=1两种情况下的状态转换。表5-3：转换表（A=1）表5-4：转换表（A=0）18②状态图：图5-6状态转换图000110110/0A/YQ2Q10/10/00/01/01/01/11/0（3）电路功能:可控计数器A=1时，是四进制减法计数器A=0时，是四进制加法计数器③时序图（略）A为控制端195.3寄存器5.3.1寄存器和移位寄存器结构组成和工作原理1.寄存器基本功能：寄存（少量）二值代码。构成：由n个FF构成，寄存n位数据。以4位寄存器为例介绍结构组成和工作原理：图5-74位寄存器1）4位寄存器结构组成：4个FF：边沿DFF（上升沿）数据输入：D0~D3数据输出：Q0~Q3异步置0端：RD’（低有效）并行输入并行输出异步置零负逻辑非门202）4位寄存器工作原理：图5-74位寄存器寄存：RD'=1时，CLK上升沿送数。即有：保持:在RD'=1、CLK上升沿以外时间，寄存器内容将保持不变。

清零：RD'=0时，异步清零。即有：212.移位寄存器基本功能：存放并可移动二进制数(在脉冲的作用下左移或右移)。构成：由n个FF构成，可寄存、移动n位数据。以4位（单向）移位寄存器为例介绍：1）结构组成：图5-84位移位寄存器4个DFF串联输入方式：串行输出方式：串行、并行222）工作原理4个DFF串联4个FF同时动作，同时寄存数据，数据来源：（特性方程）由此：每个时钟上升沿，FF0寄存DI端数据；同时FF0、FF1、FF2中的数据右移一位。Di=Qi-123数据寄存及移动举例：以移入1010为例：4个CLK后，全部移入。可在并行输出端得到。表5-5代码移动情况10000No.1No.2245.3.2集成（移位）寄存器及其应用1.集成寄存器1）4位寄存器74LS175：TTL型图5-974LS175内含4个边沿DFF（上升沿）25表5-674LS175的功能表具体功能：寄存、保持、清0输入信号输出信号RD’CLKDiQiQi’0111×↑↑0或1×10×010保持101保持262）8位寄存器(74LS374)/锁存器(74LS373)：

寄存器(74LS374)：上升沿寄存，有三态功能图5-10引脚图表5-7功能表27

锁存器(74LS373)：CLK高电平时锁存数据，有三态功能图5-11引脚图表5-8功能表374、373比较：仅触发特性不同，其他相同282.4位集成双向移位寄存器74LS194图5-1274LS194输入方式：串行、并行；输出方式：串行、并行内含4个边沿DFF（上升沿）29左移:Di=Qi+1双向：Di=SQi-1+S'Qi+1S=1右移，

S=0左移。右移:Di=Qi-1控制端RD'S1

S0CLK功能（寄存器状态）01111×

×00011011××↑↑↑清零（Q3

Q2Q1Q0=0000）

保持

（Q3*

Q2*Q1*Q0*=Q3

Q2Q1Q0）

右移

（Qi*=Qi-1

）左移（Qi*=Qi+1

）并行输入（Q3*

Q2*Q1*Q0*=D3D2D1D0）3074LS194的功能表5-9194的功能表RD'、S1、S0组合决定各种功能：3174LS194的扩展用两片194接成8位双向移位寄存器：(1)(2)图5-13

两片194扩展图左移右移323.移位寄存器的应用构成其他电路：计数器、顺序脉冲发生器、串行累加器等数据格式转换：串行→并行，并行→串行

应用举例：构成顺序脉冲发生器图5-14顺序脉冲发生器结构：4位移位寄存器+或非门33状态转换图：图5-15时序图：图5-16功能：Q0～Q3端将依次输出正脉冲并循环。状态方程：Q3*=Q2Q2*=Q1Q1*=Q0Q0*=(Q2+Q1+Q0)’1.有效状态等于触发器个数

。2.不需译码。特点：345.4计数器在数字电路中，能够记录输入脉冲个数的电路称为计数器。分类：按计数器中触发器动作时间同步计数器异步计数器按计数器中的数字增减加法计数器减法计数器可逆计数器按计数器容量二进制计数器（n位）N进制计数器十进制计数器35计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······分类关系：365.4.1同步计数器结构组成及原理1.4位二进制加法计数器基本原理:依据多位二进制加法运算规则，末位加1时，末位状态必翻转；对于高位，若第i位以下皆为1时，则第i位应翻转。图5-17计数器1）电路结构4个边沿JKFF（下降沿动作），构成4个TFF：T=0，保持功能；T=1，翻转功能。1011011+11011100372）原理和功能分析（1）列相关方程①FF的驱动方程②电路状态方程③

电路输出方程FF0:T0=1FF1:T1=Q0FF2:T2=Q0Q1FF3:T3=Q2Q1Q0FF0:Q0*=Q0’FF1:Q1*=Q0Q1’+Q0’Q1FF2:Q2*=Q0Q1Q2’+

(Q0Q1)’Q2FF3:Q3*=Q0Q1Q2Q3’+

(Q0Q1Q2)’Q3C=Q3Q2Q1Q038（2）列状态表、状态图、时序图设电路初态为：

Q3Q2Q1Q0=0000

表5-10

状态转换表CLK顺序电路状态等效十进制数进位输出C

Q3Q2Q1Q001234567891011121314151600000001001000110100010101100111100010011010101111001101111011110000012345678910111213141500000000000000001039图5-18状态转换图图5-19时序图（3）电路功能十六进制加法计数器，C为进位输出信号。C输出下降沿在第16个时钟下降沿可维持一个时钟周期161540

若计数脉冲频率为fC，则Q0、Q1、Q2、Q3(及C)端输出脉冲的频率依次为fC的1/2、1/4、1/8、1/16，因此又称为分频器。时序图分频应用：计时，如电子表就是对32768Hz的时钟源进行215分频得到1Hz信号,然后进行计数实现计时的。计数器的重要应用之一：分频41二进制加法计数器电路结构规律：波形图第i位以下各位皆为1时，第i位改变状态T0=1T1=Q0T2=Q0Q1T3=Q2Q1Q0T4=Q0Q1Q2Q3422.4位二进制减法计数器基本原理:依据多位二进制减法规则。末位减1时，末位状态必翻转；对于高位，若第i位以下皆为0时，则第i位应翻转。图5-20减法计数器驱动方程：借位输出方程：1011100-1----------------------101101143状态转换图：图5-21十六进制状态图

功能：又称十六进制减法计数器。443.加/减计数器（可逆计数器）加/减计数器加/减控制信号计数结果解决方案：CLK45图5-2216进制加/减计数器单时钟方式加/减脉冲用同一输入端，即CLKI由加/减控制线U’/

D的高低电平决定加/减方式电路结构加减控制U’/D工作状态0加计数1减计数464.十进制加法计数器图5-2310进制计数器

1）电路结构4个TFF，下降沿动作。2）原理和功能分析（1）列相关方程①FF的驱动方程47②电路状态方程③

电路输出方程①FF的驱动方程图5-2348CLK顺

序电路状态等效十进制数输出CQ3

Q2

Q1

Q001234567891000000

00100100

0

1101

0001010

1

100

1

11100010010

0

0

001234567890000000000100121010101101101011601001211001101010

0121340100121110111100

1

014152010表5-11

十进制状态转换表可自启动设电路初态为:

Q3Q2Q1Q0=000049（2）状态转换图、状态表、时序图

图5-24

十进制状态图6个无效态：1010~111110个有效态：0000~1001能自启动：无效态可变有效态50图5-25

十进制时序图10000010010000C输出下降沿在第10个时钟下降沿可维持一个时钟周期1000515.4.2异步计数器结构组成及原理（了解）1.异步3位二进制加法计数器

电路结构边沿JKFF构成的T’FF（3个，仅翻转功能）图5-26

异步计数器FF时钟信号来源不同：CLK0来自外部，CLK1=Q0，CLK2=Q1计数脉冲52图5-27异步八进制时序图

时序图CLK0来自外部CLK1=Q0CLK2=Q1535.4.3集成计数器及其应用1.集成计数器1）控制功能（选用时参考）（1）时钟控制方式：同步、异步（2）触发方式：上升、下降沿（3）进制（模）：n位二进制、十进制、……（4）计数方式：加、减、可逆（5）复位（清零）方式：异步、同步（6）使能控制：使能端加高、低电平（7）进、借位方式：进、借信号，便于级联（6）置数方式：同步、异步542）三种集成计数器介绍：表5-12

部分集成计数器的控制功能（1）同步十进制加法计数器：74160（2）同步十六进制加法计数器：74161（3）同步十六进制加/减计数器：74191型

号时钟方式触发方式进制数计数方式复位方式置数方式进借位方式使能方式7490异步下降沿5加法异步异步置9无无74160同步上升沿10加法异步0有效同步0有效有双使能1有效74190同步上升沿10可逆无异步0有效有使能0有效74161同步上升沿16加法异步0有效同步0有效有双使能1有效74191同步上升沿16可逆无异步0有效有使能0有效74193同步上升沿16双时钟可逆异步1有效异步0有效有无55（1）同步十进制加法计数器：74160图5-2874160控制端：RD’-异步清零端,低有效EP、ET-双使能端,高有效LD’-同步置数端,低有效

数据端：D3~D0-预置计数状态输入端Q3~Q0-计数值输出端C-进位输出端序

号CLKRD'LD'EP

ET工作状态1×0××

×复位2↑10×

×预置数3↑1111正常计数4×11×

0保持，且C=05×1101保持56

74160的具体功能：表5-1374160功能表①复位：RD’=0时，计数值被清0，即Q3～Q0=0000②预置数：RD=1、LD’=0时，之后的第一个上升沿

计数值被置入，即Q3～Q0=D3～D0③

正常计数：RD’=1、LD’=1时，且EP=ET=1，之后每个上升沿，计数值加1功能说明：④⑤

计数保持：EP或ET=0，保持当前计数值不变57（2）同步十六进制加法计数器：74161图5-2974161引脚图、符号图、功能表完全相同唯一区别：进制不同74161与74160比较：58（3）同步十六进制加/减计数器：74191图5-3074160

控制端：LD’-异步置数端,低有效

数据端：D3~D0-预置计数状态输入Q3~Q0-计数值输出端C/B-进/借位输出端S’-使能端,低有效U’/D-加/减方式控制端时钟输入时钟输出5974191的具体功能：表5-1474191功能表①异步

预置数：LD’=0时，计数值立即被置入，即Q3～Q0=D3～D0③

加法计数：LD’=1,S’=0时，且U

’/D=0,

之后每个上升沿，计数值加1

(Up)功能说明：②计数保持：LD’=1,且S’=1，保持当前计数值不变④

减法计数：LD’=1,S

’=0时，且U

’/D=1,

之后每个上升沿，计数值减1

(Down)序

号CLKIS'LD'U’/D

工作状态1××0×预置数2×11×保持3↑010加法计数4↑011减法计数602.集成计数器的应用（重点）应用：构成任意进制计数器（本节）、分频/定时

（见5.6.2节）等

构成任意进制计数器目的：用集成N进制→所需M进制计数器。(b)M>N：多片N级联后N’>M，再跳过N’-M个状态情况及方法：(a)M<N：复位法或置数法跳过N-M个状态611）反馈复位法（M<N）图5-31

复位法原理图基本思想：使用RD’端,跳过N-M个状态计数器初态S0,计入M个脉冲后,状态为SM，附加门电路产生低电平信号，送异步清零端,计数器立即回到S0

SM：持续极短，称暂态。61暂态S0~SM-1：M个有效态，构成工作循环。有效循环基本方法：6262分析N=10（74160），M=5【例5-3】利用复位法将74160接成五进制计数器010100000此线被切断基本方法：计入5个脉冲后,状态为S5,即Q3Q2Q1Q0=0101，加与非门输出低电平到RD'端暂态译出状态为M63进位输出:计数值:清零信号:时钟:45G00状态0101不能维持一个时钟周期,为暂态1复位法缺点：复位低信号持续时间很短，不可靠。器件的延迟01没有回到0000，RD'有效信号即消失门G的延迟计数器置0延迟计数器延迟门G的延迟1064注：与非门的输入端连至输出等于1的Q2和Q0端,即：图5-3274160接成五进制

若不接Q1和Q3，则状态图中无效状态转换情况有变化。652）反馈置数法（M<N）基本思想：使用LD'端,跳过N-M个状态Sj~Si：M个有效态，构成工作循环，无暂态。图5-34

置数法原理图译出状态置数状态有效循环基本方法：译出状态为Si，置入状态为Sj66【例5-4】利用置数法将74160接成五进制计数器方案Ⅰ：置零法。译出状态为M-1，置入状态为D3D2D1D0=0000译出状态为M-101000000此线被切断067图5-35(a)74160接成五进制注：反相器的输入端连至状态值等于1的Q2端,即：

若不接Q0Q1和Q3，则状态图中无效状态转换情况有变化。

无效状态中Q2为1的均回到0000状态。68五进制时序图（图5-36a）：置数法优点：置数信号持续时间长，可靠。计数值置数信号图5-36（a）40持续一个计数脉冲周期，可作进位输出69方案Ⅱ：置数法译出状态0111，置数状态D3D2D1D0=0011，有效循环5个状态。图5-35(b)74160接成五进制111000011若包含状态1001，则C端有进位输出；译状态0010，置100070注：与非门的输入端连至状态值等于1的Q2Q1Q0端,即：图5-35(b)74160接成五进制该例可以,其他情况不一定正确，例如译2置6。712）级联扩展（M>N），2片N为例：情况①

：M不可分解,先N

N,再2片同时复位或置数（整体法）图5-37并行进位法实现100进制

先实现N

N举例：【例5-5】将两片74160接成100进制计数器（100=10

10）方案Ⅰ：并行进位法：低位片进位(C)作为高位片使能控制。100进制时序图（图5-38）：72在此时刻发生进位011个位进位计数值73图5-39

串行进位法实现100进制先实现N

N举例：

【例5-5】将两片74160接成100进制计数器（100=10

10）方案Ⅱ：

串行进位法：低位片进位信号作为高位片时钟信号。注意：C及CLK之间要加反相器！74在此时刻发生进位75

再实现M进制举例：【例5-6】将两片74160接成82进制计数器。要求利用整体置数法，置数值即D值为0。

先构成100进制（方法见例5.5）；再用M<N的方法。例：再整体置零:用LD'端，译M-1=81，置0（0000,0000）。图5-40

整体置数法实现82进制注:与非门连至片(2)的Q3和片(1)的Q0端。100000010解决方法Ⅱ：先第1片N→M1，第2片N→M2；再级联。解决方法Ⅰ：仍可用整体法。76用M=M1*M2级联的方法M=60，

M1=10，M2=6，注意三种进位方式。进位信号的产生情况②

：M可分解,如M=M1*M2例如：M=60=610，775.5同步时序电路的设计方法5.5.1时序电路设计的基本任务本节介绍：使用小规模IC（FF和门）的设计方法。已知逻辑功能描述绘出时序电路图设计5.5.2时序电路的设计步骤求状态方程3电路逻辑功能21求状态图

或状态表计算推导驱动方程、

输出方程画电路图78

同步时序电路设计举例：【例5-7】利用JKFF和门电路设计带进位输出的七进制加法计数器。（1）列状态转换图/表①FF个数：3个；状态表示：Q2Q1Q0②状态编码：000~110图5-42正式转换图状态转换表（略，见表5-15）79将状态转换图转换为次态/输出总卡诺图：图5-43方格中数字代表（2）求状态方程，推导驱动、输出方程80总卡诺图拆分：

分别提取方格中数字

构成4个小图。图5-44拆分为4个小K图81利用K图求状态方程：进位输出方程：Qi*=JiQi'+Ki'QiQ2*=Q1'Q2+Q1Q0Q2*=

Q1Q0Q2'+Q1'Q2Q1*=Q0Q1'+Q2'Q0'Q1Q0*=(Q1'

+Q2')Q0'C=Q2Q1：FF2:Q2*=

Q1Q0Q2'+Q1'Q2FF1:Q1*=Q0Q1'+Q2'Q0'Q1FF0:Q0*=(Q1'

+Q2')Q0'C=Q2Q182④

推导JKFF驱动方程：状态方程对照⑤

检验自启动：111(无效态)→000(有效态)Qi*=JiQi'+Ki'Qi卡诺图FF2:Q2*=

Q1Q0Q2'+

Q1'Q2FF1:Q1*=Q0Q1'+Q2'Q0'Q1FF0:Q0*=(Q1'

+Q2')Q0'FF2:J2=

Q1Q0，K2=Q1FF1:J1=Q0，K1=(Q2'Q0')'FF0:J0=(Q1Q2)'，K0=1代入状态方程83驱动方程输出方程图5-45

用JKFF设计的七进制加法计数器（3）绘出电路图：FF2:J2=

Q1Q0，K2=Q1FF1:J1=Q0，K1=(Q2'Q0')'FF0:J0=(Q1Q2)'，K0=1C=Q2Q1（1）列状态转换图/表其84【例5-8】用DFF设计串行数据检测器，要求连续输入4个或4个以上1时输出为1，他情况输出为0。①确定输入、输出。

变量A：串行输入；变量Y：检测结果。②设５个状态：S0表示收到０个1，

S1表示收到1个1，

S2表示收到2个1，S3表示收到3个1，

S4

表示收到4个及以上1。③

原始状态图。图5-46串检器原始状态图④合并等价状态：同输入下有同次态、同输出。图5-47简化后的状态图S3和S4等价化简消S4S3表示收到3个及以上1“111”序列检测器XYCLK85（2）求状态方程，推导驱动、输出方程①FF个数：2个；状态表示：Q1Q0②状态编码：00~11

正式状态转换图：图5-48正式转换图86③电路次态/输出总卡诺图：图5-49方格中数字代表87

总卡诺图拆分：

分别提取方格中数字

构成3个小图。图5-50拆分为3个小K图88

利用K图求状态方程：输出方程：Q1*=AQ1+AQ0Q0*=AQ1+AQ0'Y=AQ1Q0FF1:Q1*=AQ1+AQ0=A(Q1+Q0)FF0:Q0*=AQ1+AQ0'=A(Q1+Q0')Qi*=DiY=AQ1Q0返回89④

推导DFF驱动方程：状态方程对照⑤

检验自启动：00~11(全为有效态)FF1:Q1*=AQ1+AQ0=A(Q1+Q0)FF0:Q0*=AQ1+AQ0'=A(Q1+Q0')Qi*=DiFF1:D1=A(Q1+Q0)FF0:D0=A(Q1+Q0')卡诺图90驱动方程输出方程（3）绘出电路图：FF1:D1=A(Q1+Q0)FF0:D0=A(Q1+Q0')Y=AQ1Q0图5-48用DFF构成的串行数据检测器电路915.6用中规模IC设计时序电路5.6.1用移位寄存器设计优点：连线少、可靠性高、成本低1.移位寄存器基本功能以74LS194为例：逻辑符号图92RD’、S1、S0组合决定各种功能如下：可用于设计：数值计算电路：如乘法（左移,见5.6.3节）、除法（右移）

控制电路（如下例子）2.设计实例设计内容：设计一个节日彩灯控制器。

彩灯为8个发光二极管（LED），状态变化规律为（上电）全部点亮后依次熄灭，然后依次点

亮，如此反复；状态变化间隔为1s。RD'S1

S0CLK功能01111×

×00011011××↑↑↑

清零

保持

右移

左移

并行输入93Q0Q1Q2Q3

DIRD0D1D2D3DIL

RDS1S0CLK74LS194+5V+5VS1=0,S0=1：

右移操作+5VCLK1秒Qi=0时LED亮清0按键1k

二极管发光LEDQ0Q1Q2Q3

DIRD0D1D2D3DIL

RDS1S0CLK74LS194(1)(2)1100图5-52

用双向移位寄存器组成彩灯控制电路状态图9400000000Q0Q1Q2Q3Q4Q5Q6Q7100000001100000011100000111100001111100011111100111111101111111100011111001111110111111100000001000000110000011100001111返回955.6.1用计数器设计1.计数器基本功能常用计数器：74160(十进制)、74161(十六)、74191(可逆)基本功能：记录输入脉冲个数常见应用：构成其他进制计数器（见5.4.3节）

分频、定时（举例如下）2.设计实例

设计内容：某时钟信号源产生的基准脉冲信号频率为f=32768Hz，要求用计数器设计一个分频电路，分频得到周期为1s的脉冲信号。96分析：∵32768/215=1Hz∴需设计一个15位二进制的计数器。设计：用4片74161级联，容量216；

CLK=32768Hz，片4的Q2分频为CLK/215。图5-54由74161构成的1Hz分频电路

图5-55分频电路时序图975.6.3*综合设计（课下自学）1、用移位寄存器和加法器实现二进制数值运算

2、用计数器和编码器等实现病房呼叫系统

5.7*用MAX+plusII设计时序逻辑电路

（课下自学）98本章小结2、时序电路的分析方法4、常用IC及应用:(移位)寄存器、计数器重点:

任意进制计数器构成方法（5.4.3节）1