半导体存贮器与可编程逻辑器件课件

8半导体存储器与可编程逻辑器件8.1

存储器分类8.2随机存贮器8.3只读存贮器8.4可编程逻辑器件8.7可编程逻辑器件的应用2023/7/5西安交通大学电气学院电子学

半导体存储器是一种能存储大量二值数字信息的大规模集成电路，是现代数字系统特别是计算机中的重要组成部分。半导体存储器ROMEPROM快闪存储器(FlashMemory)PROME2PROM固定ROM（又称掩膜ROM）可编程ROMRAMSRAMDRAM按存取方式来分：8.1半导体存储器分类RandomAccessMemoryReadOnlyMemory2023/7/5西安交通大学电气学院电子学8.2随机存储器

8.2.1RAM的结构

8.2.2RAM的存储单元

8.2.3RAM的读写时序

8.2.4集成RAM举例

8.2.5RAM的扩展2023/7/5西安交通大学电气学院电子学8.2.1RAM的结构RAM的一般组成：地址译码器（门牌号）存储矩阵(房间住1Bit）读/写控制器（出入口）地址译码器••••••A0An-1A1图8.2.1

RAM的结构图

存贮矩阵读/写控制器I/O0I/O1I/Om-1••••••2023/7/5西安交通大学电气学院电子学1.存储矩阵RAM中存储的数据一般是按字节进行读写操作的。一个8×8的RAM在某时刻存储的二进制数码如表8.2.1所示。一旦关掉电源，RAM中存放的数据就会全部丢失。

存储矩阵由大量基本存储单元组成，每个存储单元可以存储一位二进制数。这些存储单元按字(Word)和位(Bit)构成存储矩阵。可以用字数和字长的乘积表示RAM的存贮容量。例如：64K×8表示具有64K字，字长8位，共512K存贮容量。地址码存储的二进制数码（字节）0000010100111001011101110011010001101001001001011000001000010110010010001001100100010011表8.2.1RAM中存储的数据2023/7/5西安交通大学电气学院电子学2.地址译码

对RAM地址线上的二进制信号进行译码，选中与该地址码对应字的一个或几个基本存储单元，在读/写控制器的控制下进行读/写操作。

图8.2.2单地址译码方式的结构图w0w1•••

w31读/写控制器地址译码器D0

D1

••

•

•

•

•D7A0A1•••

A431,031,131,7

0,0

0,1

0,7

1,0≈≈≈B0B1B7一般：有n个地址输入的RAM有2n个字，即全地址译码。2023/7/5西安交通大学电气学院电子学A0A1A2A3x0x1•••

x15y0

y1

y15图8.2.3双地址译码方式的结构图X地址译码器Y地址译码器A4

A5

A6

A7w15w1w0w16w240w255≈≈≈2023/7/5西安交通大学电气学院电子学3.读/写控制器存储矩阵中的基本存储单元通过地址译码器被选中后，它的输出端Q须与RAM内部数据线D直接相连。而这时该基本存储单元的信息能否被读出，或者外部的信息能否写到该基本存储单元中，还决定于读/写控制器。图8.2.4读/写控制器的逻辑电路图D存储器内部1位IO控制2023/7/5西安交通大学电气学院电子学2023/7/5西安交通大学电气学院电子学8.2.2

RAM的存储单元六管静态存储单元读出触发器的信息使触发器的X地址线和Y地址线均为高电平。写信息到触发器： 把需要写入的信息加在数据线D和上，并使得该触发器的X地址和Y地址均为高电平。VDDVGGT1T2T3T4QT5T6图8.2.5六管静态存储单元2023/7/5西安交通大学电气学院电子学动态DRAM存储单元：优点:是容量大，功耗低，价格也便宜。缺点:其读写速度比SRAM低，并需要刷新及读出放大器等外围电路。字线X位线TCSCDVCDB图8.2.6单管动态MOS存储单元三星的DDR内存条:2023/7/5西安交通大学电气学院电子学8.2.3

RAM的读写时序SRAM读出时序图图8.2.7SRAM读出过程时序图读出单元的地址地址有效数据2023/7/5西安交通大学电气学院电子学注意：tAA和tCO必须同时满足芯片参数的要求

RAM的读周期:tRC,两次读操作之间的最小时间间隔。欲读数据的地址加到RAM的地址输入端；读写信号一直保持高电平读状态；加入有效的片选低电平信号，延时tCO

后，在I/O

端会出现欲读的数据信号；使无效，再经过一小段延时后，I/O端回到高阻状态，完成本次读操作。读出过程如下：2023/7/5西安交通大学电气学院电子学2.SRAM写入时序图8.2.8SRAM写入过程时序图写入单元的地址地址写入数据2023/7/5西安交通大学电气学院电子学注意：延时tAA和tDW必须同时满足RAM的写周期:tWC,两次写操作之间的最小时间隔欲写入数据的地址信号加到RAM的地址输入端；加入有效的片选低电平信号；将欲写入的数据加到数据输入端；读写信号

变为低电平，保持一段时间tWP，以确保数据的可靠写入；使无效，完成本次写操作，经过延时tWR和tDH后，可以改变地址信号和写入数据。写入过程如下：2023/7/5西安交通大学电气学院电子学8.2.4集成RAM举例A1A0A3A2A5A6A7A8A9A10A11A12A13A14OEWRCSI/O0I/O1I/O2I/O3I/O4I/O5I/O6I/O7图8.2.1062256逻辑符号地址输入端输入输出I/O方式1Z片选无效010DO读00DI01Z禁止输出表8.2.262256功能表写2023/7/5西安交通大学电气学院电子学8.2.5

RAM的扩展

位扩展连接：用位数较少的RAM芯片组成位数较多的 存储器,其连接方式为：把这些相同芯片的地址输 入端都分别连在一起，芯片的片选控制端和读/写 控制端也分别连在一起，而数据端各自独立，每一 根数据代表一位。例:用2561的RAM芯片组成2568的存储器的 连接如图8.2.11所示。思考：需要几片？如何连接？字扩展连接：用位数相同的RAM芯片组成字数更多的存储器。例：2568RAM芯片组成10248存储器的连接 如图8.2.12所示。思考：需要几片？如何连接？2023/7/5西安交通大学电气学院电子学……………R/2561RAMI/OA0A1A7…CSU0D0U1D1图8.2.11位扩展连线图U7D72561RAMI/OA0A1A7…CS2561RAMI/OA0A1A7…CS2023/7/5西安交通大学电气学院电子学A9A8Y0Y1Y2Y3D0-7图8.2.12字扩展连线图……………2568RAMI/O0-7A0

A1A7R/CSA0A7R/A1…2568RAMI/O0-7A0

A1A7R/CS2568RAMI/O0-7A0

A1A7R/CS地址线与读写信号与各芯片连接在一起；扩展译码电路形成各芯片的片选信号；A1A0试分析各存储芯片的存储器地址范围？2023/7/5西安交通大学电气学院电子学例：用2564RAM芯片组成5128存储器的连接 思考：需要几片？如何连接？(先位扩展，后字扩展)………图8.2.11位扩展连线图U32564RAMI/O0~3A0A1A7R/…CS…R/2564RAMI/O0~3A0A1A7…CSU0D0~3U1D3~42564RAMI/O0~3A0A1A7R/…CSU22564RAMI/O0~3A0A1A7R/…CSD3~4D0~3…2023/7/5西安交通大学电气学院电子学RAM总结掉电信息丢失SRAM的速度最快、但密度极低，最主要的应用领域就是各类芯片的缓存，例如CPU的一级缓存、二级缓存均为SRAM电路；DRAM内存存储密度较高，但读写速度稍慢，适合作为计算机的内存、显存以及其他嵌入设备的内存系统；http:///article/Articleinfo.jsp?id=2219502023/7/5西安交通大学电气学院电子学

8.3只读存储器8.3.1ROM的结构与原理8.3.2EPROM&EEPROM的实例8.3.3ROM的应用很多教材将ROM包含在PLD中，因此先介绍PLD概念2023/7/5西安交通大学电气学院电子学按PLD的集成度分类：可编程逻辑器件PLD低密度可编程逻辑器件（LDPLD）高密度可编程逻辑器件（HDPLD）PROMPLAPALGALEPLDCPLDFPGAPLD：可编程逻辑器件(ProgrammableLogicalDevice)，可以由编程来确定其逻辑功能。2023/7/5西安交通大学电气学院电子学低密度可编程逻辑器件PROM(Programmable

ReadOnlyMemory)可编程只读存储器 ——70年代初PLA(ProgrammableLogicArray)可编程逻辑阵列 ——70年代中PAL(ProgrammableArrayLogic)可编程阵列逻辑 ——70年代末GAL(GeneticArrayLogic)通用阵列逻辑 ——80年代初推出

2023/7/5西安交通大学电气学院电子学

FPGA(现场可编程门阵列)FieldProgrammableGateArray

Xilinx公司80年代中期CPLD(复杂可编程逻辑器件)ComplexProgrammableLogicDevice

Lattice公司（90年代初）：ispLSI器件

Altera公司（90年代初）：FLEX系列和MAX系列器件 ATMEL公司（90年代初）：ATV系列高密度可编程逻辑器件2023/7/5西安交通大学电气学院电子学图8.1.1PLD简化画法AA(a)输入缓冲器ZABC(b)三输入与门

(c)连接方法断开单元PLD器件中连接的简化画法固定连接可编程连接断开连接PLD中与门和或门的简化画法(a)(c)YCABCBAACBYYYCBA≥1PLD简化画法2023/7/5西安交通大学电气学院电子学可编程逻辑器件的概念与特点

是由编程来确定其逻辑功能的器件。ProgrammableLogicalDevice，简称PLD

●

逻辑电路的设计和测试均可在计算机上实现，设计成功的电路可方便地下载到

PLD，因而研制周期短、成本低、效率高，使产品能在极短时间内推出。

特点

●

用

PLD实现的电路容易被修改。这种修改通过对

PLD重新编程实现，可以不影响其外围电路。因此，其产品的维护、更新都很方便。

PLD使硬件也能象软件一样实现升级，因而被认为是硬件革命。●

较复杂的数字系统能用1片或数片

PLD实现，因而，应用

PLD生产的产品轻小可靠。此外，PLD还具有硬件加密功能。

●应用

PLD设计电路时，需选择合适的软件工具。2023/7/5西安交通大学电气学院电子学PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出输入缓冲电路用以产生输入变量的原变量和反变量，并提供足够的驱动能力。

输入缓冲电路(a)一般画法(b)PLD中的简化画法(a)(b)AAAAAA可编程逻辑器件的基本结构2023/7/5西安交通大学电气学院电子学由多个多输入与门组成，用以产生输入变量的各乘积项。PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出CABCCABBAW7=ABCABCW0=●●●●●●与阵列的

PLD

习惯画法可编程逻辑器件的基本结构2023/7/5西安交通大学电气学院电子学由图可得

Y1=ABC+ABC+ABCY2=ABC+ABCY3=ABC+ABC例如

ABC●●●Y3Y2Y1●●●●●●●●●●●●●与阵列或阵列PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出由多个多输入或门组成，用以产生或项，即将输入的某些乘积项相加。可编程逻辑器件的基本结构2023/7/5西安交通大学电气学院电子学

由PLD结构可知，从输出端可得到输入变量的乘积项之和，因此可实现任何组合逻辑函数。如果输出包含触发器，就可实现时序逻辑函数。PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出

PLD的输出回路因器件的不同而有所不同，但总体可分为固定输出和可组态输出两大类。可编程逻辑器件的基本结构2023/7/5西安交通大学电气学院电子学输入缓冲

ROM:只读存储器，是一种组合电路。

PROM的阵列结构

PROM是一种可编程逻辑器件，“与”阵列实现地址译功能，是一个固定的“与”阵列，全地址译码。可编程的“或”阵列是一个“存储矩阵”

。一个83PROM的阵列图如图8.3.1所示。O0A2

A1A0O2O1图8.3.1PROM阵列图••••••••••••••••••••••••与阵列或阵列输出在此地址译码输出高有效ROM的结构与原理2023/7/5西安交通大学电气学院电子学与阵列：全译码阵列，n输入变量有2n个地址，对应2n根字线。或阵列：一组或门，输出端输出数据，字线与位线的2nXm个交叉点都是可编程接点。用一个译码器框代替固定的与阵列,得到PROM的简化阵列

图8.3.2。

地址译码器O2O1O0A2A1A0图8.3.2PROM的简化阵列图

W1W0B0B1B2字线W••位线BROM的结构简化图2023/7/5西安交通大学电气学院电子学PROM的可编程节点：出厂时，存储单元的内容为1(或全0),用户可根据需要将某些单元通过编程改写1(或0)。PROM：双极型熔丝结构，编程结构如图8.3.3位线a)熔丝结构

字线••位线••字线

b)

二极管结构

图8.3.3PROM编程结构

2023/7/5西安交通大学电气学院电子学EPROM——ErasableProgrammableROM1．EPROM①工作原理：采用叠层栅利用雪崩效应注入MOS管工艺。未注入电荷时存贮单元输出为1，注入负电荷后输出为0。②编程：叠层栅管漏源加高压（如+25V、+12.5V），在控制栅极加高压正脉冲（如50ms宽、25V正脉冲），引起雪崩，注入负电荷可长期保存。③读出：凡注负电荷的单元，其VGS（th）很高，在正常+5V电压下不能使其导通，经反相后输出为0。如图7-4-2读取时间为250~450ns只能整体擦除④擦除：在强紫外线光照射窗口下，只需几分钟就能使浮栅上的电子获得足够的光能量，而穿过绝缘层回到衬底中，使芯片变为空白。

2023/7/5西安交通大学电气学院电子学⑤特点：

避光可保存10年以上开口阳光下工作一周数据即消失可反复擦写几百次需专用的编程器和擦除器⑥优点：集成度高；⑦缺点：使用不方便（编程、擦除）⑧常用EPROM：2716（2k×8位）、2764（8k×8位）、27256（32k×8位）、27512（64k×8位）

EPROM——ErasableProgrammableROM2023/7/5西安交通大学电气学院电子学EEPROM——ElectricallyErasableProgrammableROM2．EEPROM①工作原理：利用隧道效应注入或释放电子。

②特点：

写入擦除可同时完成；

不需专门的编程器和擦除器；

写入擦除脉冲为20V、10ms，新型的（由于内部有升压电路）5V、10ms

读取时间为200~250ns；

数据可存5~10年，甚至20年，寿命100~1万次；

有字节擦除功能，使用灵活。③缺点：集成度不高。2023/7/5西安交通大学电气学院电子学FlashMemory（快闪存储器）3．FlashMemory（快闪存储器）①原理：利用雪崩效应写入，利用隧道效应擦除。②特点：

既具有EPROM结构简单，编程可靠的特点，又具有E2PROM的电编程擦除的特性；

高速写入与擦除，整体擦除仅需1秒钟；

写入脉冲：12V、10us（老型）

5V、10us（新型）

集成度非常高，可达64M位；

寿命1万~10万次；

读取时间为60~200ns，因此速度较快。③缺点：不可字节擦除。

2023/7/5西安交通大学电气学院电子学8.3.2集成EPROM

以27512为例14123456789101112132827262524232221201918171615A15A12A7A6A5A4A3A2A1A0Q0Q1Q2VssVccA14A13A8A9A11A10Q7Q6Q5Q4Q3M27512

图8.3.627512的引脚图

如何扩展?与RAM扩展有何不同？VppLogicDiagram2023/7/5西安交通大学电气学院电子学8.3.3

ROM的应用存储程序、表格和大量固定数据实现代码转换实现逻辑函数举例：试用ROM实现两个两位二进制数的乘法运算。

解：设这两个乘数为A1

A0

和B1

B0，积为L3L2

L1

L0，列出乘法表如表8.3.2，画出实现两位二进制数乘法的简化阵列图如图8.3.82023/7/5西安交通大学电气学院电子学译码器A3A2A1A0W0W15L3L2L1L0••••••••••••••图8.3.8ROM的简化阵列图A1A0B1B0L3

L2L1

L000000001001000110100010101100111100010011010101111001101111011110000000000000000000000010010001100000010010001100000001101101001表8.3.2两位二进制数的乘法表A1A0B1B02023/7/5西安交通大学电气学院电子学实现逻辑函数试用164EPROM构成一个实现下列表达式的多输出逻辑函数发生电路，画出电路图，写出

EPROM存储的二进制数码。[解]根据题目要求，令A3A2

A1

A0＝0CBA，I/O2I/O1I/O0＝L2

L1

L0。电路图如图解8.5所示，存储的二进制数码如表解8.5所示。表解8.5

CBAA3

A2

A1

A0CEOEI/O3

I/O2

I/O1I/O0L2

L1

L0图解8.5A3A2

A1

A0

0CBAIO3

IO2

IO1

IO0XL2

L1

L0000000010010001101000101011001111101101011011011011100102023/7/5西安交通大学电气学院电子学ROM和PROM的缺点：与阵列是一个固定的全译码阵列，输入变量较多时，必然会导致译码阵列复杂，器件工作速度降低，PROM的体积较大，成本也较高2023/7/5西安交通大学电气学院电子学

PLAPLA的与或阵列都是可以编程的。图8.4.1所示的PLA实现了以下逻辑函数：8.4.1

PLA和PAL

C

B

AL2L1L0图8.4.1编程后PLA的结构图与阵列(可编程)或阵列(可编程)2023/7/5西安交通大学电气学院电子学PALPAL的结构如图8.4.2，其与阵列是可编程的，而或阵列是固定的。一次性溶丝编程结构L2L1L0CBA与阵列(可编程)或阵列（固定）图8.4.2PAL的基本结构2023/7/5西安交通大学电气学院电子学I/O结构，如图8.4.3PAL的常用的输入、输出结构

时序逻辑或寄存器输出结构，如图8.4.4

Ix输入项图8.4.4时序（寄存）输出结构QDCP••••••CPOE输入项

Ix图8.4.3I/O结构I/O•••••2023/7/5西安交通大学电气学院电子学8.4.2

GAL

GAL:低密度可编程器件的代表,采用了能长期保持数据的CMOSE2PROM工艺，使GAL实现了电可擦除、可重编程等性能，大大增强了电路设计的灵活性。GAL器件的阵列结构与PAL一样，是由一个可编程的“与”阵列驱动一个固定的“或”阵列。但输出部分的结构不同，它的每一个输出引脚上都集成了一个输出逻辑宏单元(OutputLogicMacro-Cell，简称OLMC)。GAL16V8的结构如图8.4.6所示。

2023/7/5西安交通大学电气学院电子学123456789191817161514131211I/OI/OI/OI/OI/OI/OI/OI/OII/可编程与阵列输出逻辑宏单元缓存器图8.4.6GAL16V8的逻辑图2023/7/5西安交通大学电气学院电子学OLMC的结构如图8.4.7各多路选择器功能OMUX选择输出方式FMUX决定反馈方式TSMUX决定输出三态门的工作方式PTMUX决定附加乘积项用图8.4.7输出逻辑宏单元

2023/7/5西安交通大学电气学院电子学GAL22V10内部结构：1、输出逻辑宏单元（OLMC）是GAL的典型特色结构，可实现多逻辑组态，实现组合、时序电路的设计。2、与阵列是可编程核心部分。2023/7/5西安交通大学电气学院电子学加密单元

GAL器件具有加密单元。这一单元被编程后，就禁止对门阵列再编程和验证，此时读出阵列的内容将为全1。加密单元的设置有效地防止他人未经允许的抄袭，保护了设计者的智慧，提高了整个系统的设计保密性。只有当器件整体擦除此单元才随之擦除。常见的GAL器件1、GAL16V8——最多16个数据输入端、8个数据输出端2、GAL22V102023/7/5西安交通大学电气学院电子学与阵列或阵列输出电路PROM固定可编程固定PLA可编程可编程固定PAL可编程固定固定GAL可编程固定可组态低密度可编程的编程总结2023/7/5西安交通大学电气学院电子学8.5高密度可编程逻辑器件(HDPLD)高密度可编程逻辑器件近年来发展很快，目前已有集成度高达300万门以上、系统频率为100MHz以上的HDPLD供用户使用。高密度可编程逻辑器件的使用，使得现代数字系统的设计方法和设计过程发生了很大的变化，现在一个数字系统已经可以装配在一块HDPLD芯片上，即所谓的片上系统(SystemOnChip，简称SOC)、这样制成的设备体积小、重量轻、可靠性高、成本低，维修也更加方便。2023/7/5西安交通大学电气学院电子学HDPLDFPGA—FieldProgrammableGateArray现场可编程门阵列CPLD—ComplexProgrammableLogicDevice复杂可编程逻辑器件

实验:MAX7000S系列的EPM7128SLC84-152023/7/5西安交通大学电气学院电子学PLD器件的命名与选型EPM7

128

S

L

C

84－10EPM7：产品系列为EPM7000系列128：有128个逻辑宏单元S：电压为5V，AE为3.3V，B为2.5VL：封装为PLCC，Q代表PQFP等C：商业级（Commercial）0～70度，

I：工业级（Industry），－40～85度

M：军品级（Military），－55～125度84：管脚数目10：速度级别ns2023/7/5西安交通大学电气学院电子学CPLD/FPGA的结构乘积项原理查找表原理

CPLDFPGA

CPLD具有较强的硬件加密功能

F=(ABCD)

2023/7/5西安交通大学电气学院电子学CPLD/FPGA概述CPLD/FPGA厂商概述ALTERAMAX系列，ClassicFLEX系列,ACEX系列，APEX系列,MercuryStratix,CYCLONEXILINXXC9500,CoolRunner,SPARTAN,VirtexLatticeispLSI,ispMACH系列.OCRA系列ispPACispGDS,ispGDXOthersACTEL,Cypress,quicklogic

2023/7/5西安交通大学电气学院电子学厂商EDA软件名称

软件适用器件系列

软件支持的描述方式

Altera(免费的)MAX+plusⅡ

MAX、FLEX等

逻辑图、波形图、AHDL文本、Verilog-HDL文本、VHDL文本等

QuartusⅡ

MAX、FLEX、APEX等

XilinxAlliance（ISE）Xilinx各种系列

逻辑图、VHDL文本等

FoundationXC系列

LatticeSynario

MACHGAL、ispLSI、pLSI等

逻辑图、ABEL文本、VHDL文本等

ExpertLEVERispLEVERPACDesignerIspLSI、pLSI、

MACH等

逻辑图、VHDL文本等ActelActelDesignerSX系列、MX系列

逻辑图、VHDL文本等表1-1EDA开发软件特性

集成的CPLD/FPGA开发环境——EDA软件2023/7/5西安交通大学电气学院电子学大的PLD生产厂家最大的PLD供应商之一FPGA的发明者，最大的PLD供应商之一ISP技术的发明者提供军品及宇航级产品2023/7/5西安交通大学电气学院电子学8.7可编程逻辑器件的应用自上而下的模块化设计方法可编程逻辑器件的设计流程设计准备设计输入设计处理功能仿真下载（编程） 设计准备

设计输入电路图HDL波形图设计处理编译与优化连接于适配宏元件库功能仿真下载（编程）HDL：VHDL（IEEE）Verilog（IEEE）AHDLABEL对CPLD产生Pof文件对FPGA产生Sof文件2023/7/5西安交通大学电气学院电子学HDLHDL顾名思义，就是以文字的方式来描述硬件的设计是一种可以可以经由抽象的程序编写，完成所需要的硬件电路设计的工具语言。目前，成为IEEE标准格式的HDL共有2种：VHDLVerilogHDL2023/7/5西安交通大学电气学院电子学VHDL语言

VHDL(VHSICHardwareDescriptionLanguage)即VHSIC硬件描述语言，其中的VHSIC(VeryHighSpeedIntegratedCircuit)即超高速集成电路。VHDL就是超高速集成电路硬件描述语言。VHDL的主要优点是：①是一种高层次的硬件描述语言，与器件的具体特性无关，②可移植性好。Verilog

语言

Verilog是正在流行的又一种用于数字电子系统设计的硬件描述语言。使用它，用户可以灵活、简洁地进行各种级别的逻辑设计，方便、快速地进行数字逻辑系统的仿真验证、时序分析和逻辑综合。Verilog硬件描述语言的优点是：书写简洁，结构清晰，功能强大，容易掌握，便于自学。2023/7/5西安交通大学电气学院电子学VHDL比VerilogHDL严谨——适用于FPGA、CPLDVerilogHDL语法类似于C语言，可读性强、容易掌握。从新一代的HDL语言是SystemC或SystemVerilog趋势看，采用VerilogHDL是比较好的入手选择。VerilogHDL——适用于ASIC2023/7/5西安交通大学电气学院电子学用可编程逻辑器件设计电子钟回顾用传统方法如何实现？2023/7/5西安交通大学电气学院电子学用可编程逻辑器件设计电子钟要求：用1KHZ时钟，可以显示时、分、秒，并可以预置时间设计步骤：画出系统方框图8.7.2设计描述和输出模拟和仿真下载调试六位BCD七段驱动电路1000分频器24进制计数器•••60进制计数器•••60进制计数器•••R

X42••••••••••••••••••••••••Vccagag1KHZCLK

图8.7.2电子钟框图

PLD2023/7/5西安交通大学电气学院电子学2023/7/5西安交通大学电气学院电子学Display2023/7/5西安交通大学电气学院电子学传统设计与现代数字电子系统设计的比较传统设计方法

用教材介绍的74系列等数字通用集成电路来实现系统化分子系统设计原理图调试焊接元器件制版PCB

在实际使用中还存在一定的局限性，这就是它只适用于电路，而不适用于系统。通常，一个数字系统有多个外部输入和几十个、几百个甚至上干个记忆单元，再用真值表、状态固、状态表等工具来描述它、分析它、设计它，显然是不适当的，也是无能为力的。现代数字系统设计方法

采用可编程专用集成电路(如可编程逻辑器件PLD)来实现。由于可编程逻辑器件具有用户可编程的逻辑特性，用户可以在现场更改其内部功能，因此，自它出现以来，在数字系统中得到了越来越广泛的应用。2023/7/5西安交通大学电气学院电子学传统的设计方法的缺陷

“硬碰硬”，且不适于大规模电路的设计（如果SSI和MSI设计一个计算机系统是无法想象的）保密性差，容易被仿制设计周期长（MMT大）设计难度大，不灵活。采用“搭积木式”的方法进行设计。一旦设计好，功能无法改变。2023/7/5西安交通大学电气学院电子学EDA（ElectronicDesignAutomatic

）是现代电子系统设计的发展主流技术特点：（1）用软件方式设计硬件，设计转换过程由开发系统自动完成；“软碰硬”“纸上谈兵”“十拿九稳”（2）系统可以现场编程，在线升级；（3）整个系统可以集成在一个芯片上(SOC)，体积小、功耗低、可靠性高。（4）设计调试于实验室进行，缩短了设计周期，降低了成本，提高了可靠性。2023/7/5西安交通大学电气学院电子学本章小结半导体存储器可分为RAM和ROM两大类RAM又分为SRAM和DRAMROM可分为掩膜ROM、PROM、EPROM和E2PROMRAM和ROM的字扩展和位扩展PLD是可以由编程来确定其逻辑功能器件的统称

PAL和GAL则是典型的低密度可编程逻辑器件

CPLD

和FPGA

属于高密度可编程逻辑器件

利用计算机辅助设计，采用模块化设计方法，基于高密度可编程逻辑器件的逻辑设计设计，可大大简化设计过程

2023/7/5西安交通大学电气学院电子学作业P2538.1 8.2 8.6 8.7 8.122023/7/5西安交通大学电气学院电子学8.5高密度可编程逻辑器HDPLD指密度大于1000的PLDHDPLD的两种编程方式普通编辑方式在系统可编程方式ispLSI/Plsi2032组成：通用逻辑块GLB集总布线区GRP输入输出单元IOC输出布线区ORP时钟分配网络CDN8.5.1ispLSI/Plsi20328.5.2EPM7128S2023/7/5西安交通大学电气学院电子学ispLSI/Plsi2032组成：通用逻辑块GLB集总布线区GRP输入输出单元IOC输出布线区ORP时钟分配网络CDN8.5.1

ispLSI/pLSI2032

2023/7/5西安交通大学电气学院电子学图8.5.12032功能块结构图

输出布线区ORP输入/输出单元IOC集总布线区GRPGLB2023/7/5西安交通大学电气学院电子学图8.5.22032引脚图2023/7/5西安交通大学电气学院电子学通用逻辑块GLB

GLB是2032内部基本逻辑单元，它的结构框图如图8.5.3所示，由与阵列、乘积项共享阵列和4输出逻辑宏单元等组成。

直通输入从GRP来

到GRPORP或I/O逻辑阵列乘积项共享阵列4输出OLMC21620个乘积项寄存器或组合输出2044图8.5.32032GLB框图2023/7/5西安交通大学电气学院电子学图8.5.42000系列GLB结构图从GRP来16，I/O来2乘积项共享阵列

时钟

清零2023/7/5西安交通大学电气学院电子学输入输出单元IOC：共32个，有输入、输出和双向I/O三种组态从输出布线区来自ORP旁路通道去集总布线区从OEMUX来IOCLK0IOCLK1从全局复位来M

U

XMU

XMU

XMU

XMU

XQD

IOPinMU

XVCCVCC图8.5.52000系列IOC结构图2023/7/5西安交通大学电气学院电子学集总布线区GRP位于芯片中央，区内是可编程连线网络。通过GRP可将片内所有逻辑块相互连接及IOC与GRP的连接。输出布线区ORP

是GLB和I/O之间的可编程互连阵列，其输入是8个GLB的32个输出端，输出是芯片位于该侧的16个IOC。通过编程，可以将任一个GLB的输出和4个I/O端分别连接。时钟分配网络CDN

其输入信号由三个专用输入端Y0、Y1、Y2提供，输出信号有5个，其中，CLK0、CLK1和CLK2提供给GLB，IOCLK0和IOCLK1提供给IOC。2023/7/5西安交通大学电气学院电子学8.5.2EPM7128S图8.5.6是其PLCC封装84脚的原理图图8.5.7是EPS7128S器件结构图

其包括：宏单元(Macro-cell)扩展乘积项

共享扩展乘积项并联扩展乘积项

可编程连线阵列PLAIOCB

2023/7/5西安交通大学电气学院电子学图8.5.6EMP7128s引脚图2023/7/5西安交通大学电气学院电子学可编程连线矩阵PLA66~126~126~121632图8.5.7EMP7128s结构图全局使能

全局时钟全局清零

6~12I/O

6~12I/O

6~12I/O

6~12I/O

2023/7/5西安交通大学电气学院电子学宏单元包括：与逻辑阵列、乘积项选择矩阵、可编程触发器三个功能块，如图8.5.8所示。图8.5.8

EMP7128S宏单元结构图

2023/7/5西安交通大学电气学院电子学图8.5.10EMP7128S并联扩展乘积项

MAX7000结构中提供了共享和并联扩展乘积项，它可作为附加的乘积项直接送到该LAB的每个宏单元中。

图8.5.9共享扩展乘积项

2023/7/5西安交通大学电气学院电子学可编程连线阵列PLA

EPM7128S的专用输入、I/O引脚和宏单元输出信号均可通过PLA送到各个LAB。图8.5.11显示出一个PLA可编程节点的结构。编程单元控制2输入与门的一个输入端，以选择驱动L