数电典型的组合逻辑集成电路

1第1页，共107页，2023年，2月20日，星期六编码器(Encoder)的概念与分类编码：用一个二进制代码表示特定含义的信息称为编码。如：8421BCD码中，用1000表示数字8如：ASCII码中，用1000001表示字母A等编码器：具有编码功能的逻辑电路。4.5.1编码器*编码器的概念:2第2页，共107页，2023年，2月20日，星期六能将每一个编码输入信号变换为不同的二进制代码输出。

如8线-3线编码器：将8个输入信号分别编成8个3位二进制数码输出。如BCD编码器：将10个编码输入信号分别编成10个4位码输出。编码器的逻辑功能：编码器(Encoder)的概念与分类*3第3页，共107页，2023年，2月20日，星期六编码器的分类：普通编码器和优先编码器。普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。优先编码器：允许同时输入两个及两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。编码器(Encoder)的概念与分类*4第4页，共107页，2023年，2月20日，星期六二进制编码器的结构框图普通二进制编码器一、普通编码器

I0

I1

Yn-1

Y0

Y1

1n2-I二进制

编码器

2n个

输入

n位二进制码输出

*5第5页，共107页，2023年，2月20日，星期六4线—2线编码器：用二位二进制码表示四个信息4个输入2位二进制码功能：对应一个输入为有效电平，Y0、Y1有一组特定的输出。Y0Y1I0I1I2I3一、普通编码器*6第6页，共107页，2023年，2月20日，星期六1、功能表：I0I1I2I3Y1Y000000010001001010000111※注意：此处输入为高电平有效。输出为原码（高电平有效）也可设输入或输出为低电平有效。2、逻辑式：三级门电路:一级反相器一级四输入与门一级二输入或门3、逻辑图：可用反相器、与门、或门构成。P101图4-5-2*7第7页，共107页，2023年，2月20日，星期六4/2线编码器的逻辑图&&&&11Y0Y111I0I1I2I3≥1≥1逻辑图P101图4-5-2*三级门电路:一级反相器一级四输入与门一级二输入或门8第8页，共107页，2023年，2月20日，星期六当所有的输入都为1时，Y1Y0=？无法输出有效编码。结论：普通编码器不能同时输入两个及两个以上的有效编码信号,而且无法区别无输入的情况。I2=I3=1,I1=I0=0时，Y1Y0=？Y1Y0=00Y1Y0=00I0I1I2I3Y1Y000000010001001010000111*当所有的输入都为0时，Y1Y0=？Y1Y0=009第9页，共107页，2023年，2月20日，星期六二、优先编码器优先编码器的提出：

实际应用中，经常有两个或更多输入编码信号同时有效。识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。当出现多个输入端同时有输入时怎么办？*10第10页，共107页，2023年，2月20日，星期六I0I1I2I3Y1Y0100000X10001XX1010XXX1114/2线优先编码器I0I1I2I3Y1Y0优先级别高低例：优先编码器线(4─2线优先编码器)高电平有效原码输出注意与普通编码器的区别*当所有的输入都为0时，Y1Y0=？Y1Y0=00无法区别I0输入和无输入的情况。11第11页，共107页，2023年，2月20日，星期六三、键控8421BCD码编码器1、示意图：十个十进制码8421BCD码（原码）S0S1S98421BCD码编码器ABCDGS（工作状态标志）区别S0输入和无输入的情况：当S0～S9中，任意一个有输入时，GS=1。低电平有效*GS的作用12第12页，共107页，2023年，2月20日，星期六S0S1S2S3S4S5S6S7S8S9VCC&&&&DCBA≥1&GS2、逻辑图：十个按键S0～S9代表0～9十个十进制数码，按下（Si=0）表示输入对应的十进制数i。GS：工作状态标志001101*000Sｉ都没有按下，ＡＢＣＤ（００００），ＧＳ＝０（禁止态），只要有一个按下ＧＳ＝１（工作态）。13第13页，共107页，2023年，2月20日，星期六

输入输出S0S1S2S3S4S5S6S7S8S9ABCDGS

111111111100000

111111111010011

111111110110001

111111101101111

111111011101101

111110111101011

111101111101001

111011111100111

110111111100101

101111111100011

011111111100001

该编码器输入为低电平有效3.键盘输入8421BCD码编码器功能表

区别S0输入和无输入*14第14页，共107页，2023年，2月20日，星期六示意图引脚图输入使能端工作状态标志输出使能端EI=1，工作态；EI=0，禁止态，GS——工作状态标志，表示是否有编码输入。区别无输入和输入I0为高电平时的输出。（用于功能扩展）只有EI=1，I7～I0均为0（无输入）时，EO=1。可与同样芯片的EI相连，扩展输入端的个数。高电平有效原码输出四、集成电路编码器—集成8/3线优先编码器CD4532高低*15第15页，共107页，2023年，2月20日，星期六CD4532电路图EIEOGS输出使能端八个输入端三个输出端工作状态标志输入使能端高电平有效原码输出高电平有效*16第16页，共107页，2023年，2月20日，星期六

优先编码器CD4532功能表输入输出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOL××××××××LLLLLHLLLLLLLLLLLLHHH×××××××HHHHLHLH××××××HHLHLHLLH×××××HLHHLHLLLH××××HLLHLHLLLLH×××LHHHLHLLLLLH××LHLHLHLLLLLLH×LLHHLHLLLLLLLHLLLHLGS是工作状态标志位；EO用于功能扩展可与同样芯片的EI相连。为什么要设计GS、EO输出信号？*17第17页，共107页，2023年，2月20日，星期六例4.5.1

用二片CD4532构成16线-4线优先编码器,即利用ＥI/EO的功能扩展实现。其逻辑图如下图所示，试分析其工作原理。。000000非编码输出0低位片高位片总输入使能端00总状态标志

0000000*18第18页，共107页，2023年，2月20日，星期六。11

00

0

00若无有效电平输入

01

1

1哪块芯片的优先级高？1若有有效电平输入000011优先级别高低000111*19第19页，共107页，2023年，2月20日，星期六。10

10000若有有效电平输入

1111101000000111*20第20页，共107页，2023年，2月20日，星期六4.5.2译码器/数据分配器译码：将输入的二进制码识别出来,并转换成代表某一特定含义的信号.(即电路的某种状态)1.二进制译码器（全译码器）2.二~十进制译码器（BCD码译码器）3.显示译码器（代码转换器）唯一地址译码器（与编码的过程相反）*译码器：具有译码功能的逻辑电路称为译码器。译码器的分类：

将一系列代码转换成与之一一对应的有效信号。唯一地址译码器代码变换器将一种代码转换成另一种代码。21第21页，共107页，2023年，2月20日，星期六一、二进制译码器示意图n位二进制码x0xn-1x1对应一组输入代码，只有一个输出为有效电平。原码输入*有2n个输出Y2n-1Y1Y0低电平有效输入使能设输入端的个数为n，输出端的个数为2n

。．．．．．．x0x1xn-1Y0Y1EY2n-1二进制译码器E22第22页，共107页，2023年，2月20日，星期六※逻辑符号说明

逻辑符号框外部的符号，表示外部输入或输出信号名称，字母上面的“—”号说明该输入或输出是低电平有效。

符号框内部的输入、输出变量表示其内部的逻辑关系。．．．．．．x0x1Xn-1Y0Y1Ex0xn-1x1Y2n-1Y1Y0Y2n-1二进制译码器E当输入或输出为低电平有效时，符号框外部逻辑变量的逻辑状态与符号框内相应的逻辑变量的逻辑状态相反。*23第23页，共107页，2023年，2月20日，星期六1、2/4线译码器1)逻辑图3)逻辑式若AB=10→m2=1，其余mi=0，此时，2)功能表mi是A、B的第i个最小项低电平有效（一般形式）输入使能*AB1&1&&&E1Y0Y1Y2Y31 1 1 10 1 1 11 0 1 11 1 0 11 1 1 01 X X0 0 00 0 10 1 00 1 1Y0

Y1

Y2 Y3E

A

B例：当E=0时，低电平有效24第24页，共107页，2023年，2月20日，星期六(a)74HC139集成译码器

(1)二进制译码器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3Y2Y1Y0A0A1E输出输入功能表2、集成电路译码器*25第25页，共107页，2023年，2月20日，星期六1)示意图输入为3位二进制码八个输出低电平有效74138A0A1E2Y7Y1Y0．．．A2E1E3（b）集成3/8线译码器(74HC138)三个使能端或选通端注意：该产品与TTL的74LS138逻辑功能相同，只是电性能参数不同。*26第26页，共107页，2023年，2月20日，星期六74HC138(74LS138)集成译码器（集成3/8线译码器）引脚图逻辑符号注意逻辑符号的含义！2)逻辑符号及引脚图*27第27页，共107页，2023年，2月20日，星期六当E3=1，E2=E1=0时，EI=0→译码器工作态EI当E3=0时，当E1=1时，当E2=1时EI=1→译码器禁止态；3)74HC138集成译码器逻辑图P146图4.4.9低电平有效低电平有效10000000001111111111111111*28第28页，共107页，2023年，2月20日，星期六4）74HC138集成译码器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2E3输出输入A1A0禁止态工作态*实验三：1.测试此表29第29页，共107页，2023年，2月20日，星期六LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2E3输出输入A1A0……一般逻辑表达式总使能即：当译码器处于工作状态，则有：5)逻辑式mi是A2、A1、A0的第i个最小项（注意：A2是高位！）※简记：当使能有效时，例如：当输入使能有效时，若A2A1A0=110，

→m6=1，则有*30第30页，共107页，2023年，2月20日，星期六

(1)例4.5.2

已知下图所示电路的输入信号的波形,试画出译码器输出的波形。000010000100110000001101顺序脉冲发生器*11000010101001101110高位3.译码器的应用31第31页，共107页，2023年，2月20日，星期六（2）译码器的扩展：①串行扩展:例4.5.3用74138构成4-16译码器:4-16译码器有4个输入端（四位二进制码），16个输出端，可以使用两个74138构成。D3、D2、D1、D0（四位地址码）0 X X X数字0~7 (8个)1 X X X数字8~15 (8个)两片74138的三个地址输入端并联（低3位地址线），用高位地址码D3控制两个74138的选通端，使两个译码器工作在互补状态。

则，D3、D2、D1、D0共同构成了4位地址线。*32第32页，共107页，2023年，2月20日，星期六当D3=0时，74138（1）选通，74138（2）禁止；输入0000-0111*用74138构成4-16译码器:D2/D1/D0直接连接到两片74138的A2/A1/A0，作为低三位地址线输入；D3接138(1)的S2,S3和138(2)的S1，138(1)的S1接+5V;

138(2)的S2,S3接地。0000选通禁止禁止1111选通当D3=1时，74138（1）禁止，74138（2）选通；输入1000-111133第33页，共107页，2023年，2月20日，星期六当D3=0时，74138（1）选通，74138（2）禁止；输入0000-0111

当D3=1时，74138（1）禁止，74138（2）选通；输入1000-1111+5VD3D2D1D0

S1S2S3

S1S2S3D2/D1/D0直接连接到两片74138的A2/A1/A0，作为低三位地址线输入；D3经反相器控制两片74138的S2,S3；S1接+5V。*134第34页，共107页，2023年，2月20日，星期六③并行扩展例4.5.4用74X139和74X138构成5线-32线译码器0001110111000111选通*35第35页，共107页，2023年，2月20日，星期六(3)用译码器实现逻辑函数...当E3=1，E2=E1=0时

3线–8线译码器的输出包含输入变量的全部最小项，每个输出对应一个最小项(这里是所有最小项的求反)。而逻辑函数可以表示为最小项之和的形式，所以只要将二进制译码器的某些输出进行合适的运算就可以得到任意组合的逻辑函数。——此即MSI的设计方法注意：二进制码的高位、低位！*36第36页，共107页，2023年，2月20日，星期六例1：用一片74HC138实现函数首先将函数式变换为最小项之和的形式在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数.注意：二进制码的高位、低位！令：E3=1E1=E2=0A、B、C分别从A2、A1、A0输入思考：用此器件能实现4变量的函数么？*37第37页，共107页，2023年，2月20日，星期六例2：例4.5.6用一片译码器74138和适当的逻辑门实现组合逻辑函数解：CBDA&L注意此函数的特殊点：各乘积项含公共因子！注意：此处的mi是B、C、D的第i个最小项！1011110思考:可以同时实现多个组合逻辑函数吗?*38第38页，共107页，2023年，2月20日，星期六例3：例4.5.7试用一片74138加适当的逻辑门电路产生如下多个输出逻辑函数。解：1、将逻辑函数化成最小项表达式，并转化成满足题目要求的形式；*39第39页，共107页，2023年，2月20日，星期六2、画出逻辑示意图。CBA+5V*40第40页，共107页，2023年，2月20日，星期六数据分配器：相当于多输出的单刀多掷开关，是一种能将数据分时送到多个不同的通道上去的逻辑电路。数据分配器示意图（4）用74HC138组成数据分配器数据分配器可用二进制译码器（全译码器或唯一地址译码器）实现。*41第41页，共107页，2023年，2月20日，星期六当A2A1A0

=010时，Y2=D010方法：①使E3、E1（或E2

）使能有效，E2（或E1

）作为数据输入端，与总线相连；②原三位二进制码输入端作为三位通道选择输入；③原输出端作为八位通道输出端。*Y7即：总线上的数据按要求分配到了Y2通道输出。42第42页，共107页，2023年，2月20日，星期六表4-5-7

74HC138译码器作为数据分配器时的功能表输入输出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LXLXXXHHHHHHHHHDLLLLDHHHHHHHHDLLLHHDHHHHHHHDLLHLHHDHHHHHHDLLHHHHHDHHHHHDLHLLHHHHDHHHHDLHLHHHHHHDHHHDLHHLHHHHHHDHHDLHHHHHHHHHHD*43第43页，共107页，2023年，2月20日，星期六二、二～十进制译码器将输入的BCD码识别出来，并译成相应的控制信号的逻辑电路。1、示意图输入BCD码十个对应的控制信号（低电平有效）

*7442A0A1Y9Y1Y0...A2A32、功能表:表4-5-844第44页，共107页，2023年，2月20日，星期六十进制数BCD输入输出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHHHHHLHHHH6LHHLHHHHHHLHHH7LHHHHHHHHHHLHH8HLLLHHHHHHHHLH9HLLHHHHHHHHHHL集成二–十进制译码器7442功能表

对于BCD代码以外的伪码（1010～1111这6个代码）Y0～Y9均为高电平。3、逻辑式：mi是A3、A2、A1、A0的第i个最小项。*45第45页，共107页，2023年，2月20日，星期六mi是A3、A2、A1、A0的第i个最小项。Y0Y1Y2Y2Y3Y4Y5Y6Y7Y8Y94、二～十进制译码器逻辑图*46第46页，共107页，2023年，2月20日，星期六三、七段显示译码器

1.数字显示系统框图2.

显示器1)数码显示方式ⅰ、字形重叠式:不同字符的电极重叠放置，显示某个字符，只需使相应电极发亮。ⅲ、点矩阵式（记分牌、广告牌）：由一些按一定规律排列的发光点阵组成，利用发光点的不同组合显示不同的数码。ⅱ、分段式:数码由分布在同一平面上的若干段发光笔划组成，显示某个字符，只需使相应发光段亮。*47第47页，共107页，2023年，2月20日，星期六2)分类(按发光物质)ⅰ、半导体显示器(LED)：发光二极管、半导体数码管ⅱ、液体(晶)显示器(LCD)ⅲ、气体显示器:辉光放电管、等离子体显示板等ⅳ、荧光显示器：荧光数码管、场致发光数字板等说明：各种显示器具有不同的特性（工作电压、驱动电流、发光强度、响应速度等），因而具有不同的用途，应根据需要和工作条件来选取，还要配合适当的驱动电路。*48第48页，共107页，2023年，2月20日，星期六共阴极:公共端接低电平“L”发光段接高电平“H”共阳极:公共端接高电平“H”发光段接低电平“L”分类：h—小数点*3)LED数码管49第49页，共107页，2023年，2月20日，星期六(1)

集成七段译码器(74LS48)示意图BCD码输入信号辅助控制信号a～g：译码输出，高电平有效驱动共阴极数码管试灯信号或灯测试动态灭0输入熄灭信号或消隐输入动态灭0输出*74LS48A3A2LTYbYa．．．A1BI/RBORBIA0YgA3A2A1A0YbYaYgRBIBI/RBOLT3、常用的集成七段显示译码器50第50页，共107页，2023年，2月20日，星期六Ⅳ、动态灭0输出RBO：BI/RBO作为输出受控于LT和RBI当LT=“1”,RBI=“0”,且DCBA=0000时→a～g全为0，无显示。此时，BI/RBO作为输出=“0”；若LT=“0”或LT=RBI=“1”，则，BI/RBO作为输出=“1”。用于显示多位数字时，多个译码器之间的连接功能分析*ⅰ、灭灯输入(消隐)BI/RBO=“0”

无论其它输入端为何值→a～g全为“L”ⅱ、灯测试：LT=“0”，BI/RBO作为输出端，且RBO=“1”此时，无论其它输入端为何值→a～g全为“H”。正常情况（LT=RBI=BI/RBO=1）：DCBA=0000时，显示0（Yg=0，其余为1）

DCBA=0101时，显示5（Yb，Ye=0，其余为1）

DCBA=1001时，显示9（Ye，Yd=0，其余为1）ⅲ、动态灭0输入RBI(脉冲消隐)

当LT=“1”,RBI=“0”,且DCBA=0000时→a～g全为0，无显示。（即：不显示０，其它数码正常显示）此时，BI/RBO作为输出=“0”有优先级别51第51页，共107页，2023年，2月20日，星期六灭零控制端的连接

将有效数字前后的零熄灭的方法（LT=1

）：

小数点前最高位RBI接地，把各高位RBO与相邻低位的RBI相连；小数点后最低位RBI接地，把各低位RBO与相邻高位的RBI相连。*52第52页，共107页，2023年，2月20日，星期六当数据端输入为0，即：要显示数字“0”的时候，如果RBI=0（有效状态），则输出全部无效（灭零），且RBO也输出“0”。灭零控制端的连接：*53第53页，共107页，2023年，2月20日，星期六驱动共？极数码管(2)CMOS七段显示译码器74HC4511（补充）灯测试输入8421BCD码输入高电平有效七段译码输出高电平有效均为低电平有效（消隐）灭灯输入锁存使能输入高电平有效

LE的功能：当时，若LE=0，译码器输出随输入码的变化而变化；当LE由0跳变为1时，输入码被锁存。逻辑符号注意与TTL七段译码器74LS48的异同。*54第54页，共107页，2023年，2月20日，星期六LTHHLHHHHHLLHHHL9HHHHHHHLLLHHHL8LLLLHHHHHHLHHL7HHHHHLLLHHLHHL6HHLHHLHHLHLHHL5HHLLHHLLLHLHHL4HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcba字形输出输入十进制数或功能D3D2D1D0BLLECMOS七段显示译码器74HC4511(共阴极)功能表注意与唯一地址译码器的区别功能分析*55第55页，共107页，2023年，2月20日，星期六**××××HHH锁存熄灭LLLLLLL××××HL×灭灯HHHHHHH××××L××灯测试熄灭LLLLLLLHHHHHHL15熄灭LLLLLLLLHHHHHL14熄灭LLLLLLLHLHHHHL13熄灭LLLLLLLLLHHHHL12熄灭LLLLLLLHHLHHHL11熄灭LLLLLLLLHLHHHL10LTgfedcba字形输出输入十进制或功能BLLED3D2D1D0CMOS七段显示译码器74HC4511功能表(续)1、灯测试：LT=“0”，此时，无论其它输入端为何值→a～g全为“H”，显示字形8。功能分析2、灯灭输入:BL=0，LT=1,此时，无论其它输入端为何值→a～g全为0，无显示。该输入端用于将不必要显示的0熄灭。3、锁存使能输入LE:BL=LT=1,且LE=0，锁存器不工作，译码器的输出随输入码的变化而变化；当LE由0变为1时，输入码被锁存，输出只取决于锁存器的内容，不再随输入的变化而变化。有优先级别*56第56页，共107页，2023年，2月20日，星期六例：由74HC4511构成24小时及分钟的译码电路如图所示，试分析小时高位是否具有零熄灭功能。显示小时十位的译码电路的BL=H7+H6+H5+H4LT为高电平，BL=0时有灭0功能*57第57页，共107页，2023年，2月20日，星期六P1374.5.24.5.54.5.64.5.9作业3：*58第58页，共107页，2023年，2月20日，星期六4.5.3数据选择器把多路通道上的数据，有选择地送到数据总线上的逻辑电路。受控多路开关（单刀多掷开关）其功能与数据分配器相反。选择哪一路信号由相应的一组控制信号（地址码）控制。*控制信号（地址码）数据输出端．．．A0An-1D2n-1D1D0Y．．数据输入通道示意图：数据选择器的定义与功能59第59页，共107页，2023年，2月20日，星期六1、4选1数据选择器2位地址码输入端使能信号输入端，低电平有效1路数据输出端（1）逻辑电路数据输入端*60第60页，共107页，2023年，2月20日，星期六（2）工作原理及逻辑功能00I3011011=1=00××1YS0S1E地址使能输出输入功能表0 0 0 I00 0 1 I10 1 0 I20 1 1 I3*61第61页，共107页，2023年，2月20日，星期六2、集成电路数据选择器*（1）四选一数据选择器74HC153①、功能框图（与74LS153功能相同）两组数据输入通道使能输入端低电平有效通道选择(两位地址输入)输出1D01Y2Y74HC1531D11D21D32D02D12D22D32ES1S01E62第62页，共107页，2023年，2月20日，星期六②引脚图

16151413121110912345678VCC2ES02D32D22D12D02Y1D31D2

1D11D01YGND74HC1531ES1

注意：实验中要用！*63第63页，共107页，2023年，2月20日，星期六2、集成电路数据选择器*（2）八选一数据选择器74HC151①、功能框图（与74LS151功能相同）八个数据输入通道使能输入端低电平有效(数据源)通道选择(三位地址输入)输出反相输出D0YYE74HC151D1D2D3D4D5D6D7S2S1S0图4-5-29（b）64第64页，共107页，2023年，2月20日，星期六2个互补输出端8路数据输入端1个使能输入端3个地址输入端②、逻辑图P120图4-5-29（a）*65第65页，共107页，2023年，2月20日，星期六③、74HC151的功能表(P120表4-5-11)输入输出E通道选择YYS2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD7逻辑式其中mi为通道选择输入S2、S1、S0的第i个最小项。*例：当E=0，S2S1S0=110时→m6=1，其余mi=0∴Y=D6工作态记住66第66页，共107页，2023年，2月20日，星期六例4.5.8：用2个八选一数据选择器构成两位选择输出。①、位数扩展方法：使能端E、通道选择端S2、S1、S0分别并联。在需要选择多位数据时，可由n个1位数据选择器并联组成则，对应S2、S1、S0的一组取值，两个数据选择器将分别从两组8输入信号中，选择同一序号的两个信号输出。*示意图3、集成电路数据选择器的应用67第67页，共107页，2023年，2月20日，星期六②、字扩展：数据选择器通道数扩展例4.5.10：用2个八选一数据选择器构成十六选一数据选择器方法：

将低三位地址码C、B、A分别并联，而将高位地址码D与一个8选1数据选择器的使能端相连，D经反相器后与另一个使能端相连。则，两个数据选择器工作在互补状态。输出为两个数据选择器输出之“和”(或).逻辑式：*示意图68第68页，共107页，2023年，2月20日，星期六控制Di，就可得到不同的逻辑函数。当D0=D3=D5=

D7=0D1=D2=D4=

D6=1时：当D0=D3=D5=

D7=1D1=D2=D4=

D6=0时：D7YYE74HC151D6D5D4D3D2D1D0S2S1S0当E=0时：③、作函数发生器输入/出间有确定逻辑关系的电路*69第69页，共107页，2023年，2月20日，星期六*（1）2n选一数据选择器，可实现变量数≤n的任何组合逻辑函数方法：②将变量从原通道选择输入；(注意变量的高、低位）③将原数据输入端设为合适的二元常量；④使能信号有效。则，输出端输出的即为该组合逻辑函数。为二元常量变量输入此即MSI的设计方法八选一数据选择器．．．．．D0D1输出D7YYES2S1S0通道选择①将逻辑函数化为最小项之和；70第70页，共107页，2023年，2月20日，星期六举例:例4.5.11：用八选一数据选择器实现：2)确定D0~D7的二元常量3)ABC从通道选择端S2S1S0输入1)将逻辑式变成最小项表达式01101001注意：mi是S2、S1、S0

的第i个最小项！令:D1=D2=D4=D7=1，其余Di为04)E端仍为使能端则，Y的输出即为所求！（无需外加电路）*八选一数据选择器D0D1

D7YYS2S1S0L

D2

D3

D4

D5D6

ABCE(注意变量的高、低位）思考:可以同时实现多个组合逻辑函数吗?71第71页，共107页，2023年，2月20日，星期六比较Y与L，设定适当的二元变量，即当

D3=D5=D6=D7=1D0=D1=D2=D4=0时，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ10Y=L例2试用8选1数据选择器74LS151产生逻辑函数解:*72第72页，共107页，2023年，2月20日，星期六用数据选择器实现函数和用译码器实现逻辑函数的区别1.用数据选择器实现函数，一个数据选择器只能实现1个组合逻辑函数，且无需加门电路；2.用译码器实现逻辑函数，一个译码器可同时实现多个组合逻辑函数，且需要加门电路。*73第73页，共107页，2023年，2月20日，星期六利用8选1数据选择器组成函数产生器的一般步骤：a、将函数变换成最小项表达式b、使器件处于使能状态c、地址信号S2、S1

、S0

作为函数的输入变量

(注意区别变量的高位、低位)d、处理数据输入端D0~D7的信号电平。逻辑表达式中有mi，则相应Di=1，其它的数据输入端均为0。总结:*74第74页，共107页，2023年，2月20日，星期六

(2)用2n选一数据选择器实现变量数为n+1的组合逻辑电路例:用74151实现函数示意图原变量、反变量二元常量m0m4m2m1m6m3m5m7*方法：数据通道设定为另一变量的适当状态BCD从通道选择端S2S1S0输入,令:D0=D3=D5=D6=A，其余Di=A八选一数据选择器D0D1

D7YWES2S1S0BCDL

D2

D3

D4

D5D6AAAAAAAA四变量的奇偶校验电路。思考:该逻辑函数的功能?75第75页，共107页，2023年，2月20日，星期六④、数据传输中的应用：实现并行数据到串行数据的转换

发送端，并—串接收端，串—并？示意图：

例：利用数据选择器和分配器实现信息的“并行—串行—并行”传送。*可用译码器实现76第76页，共107页，2023年，2月20日，星期六由译码器连成的数据分配器0000110译码禁止译码01收发两端的地址信号要同步*八选一数据选择器3/8译码器地址码并联77第77页，共107页，2023年，2月20日，星期六

实现并行数据到串行数据的转换（图4-5-36

）*78第78页，共107页，2023年，2月20日，星期六4.5.4数值比较器对两个数A、B进行比较，并判断其大小的电路。A、B都是一位二进制数0，11.真值表2.逻辑图一、一位数值比较器10011001010101010000BAFA>BFA<BFA=B*BA1&&11FA>BFA<BFA=B在有多个输出端的电路的设计中，不能孤立地考虑每个输出函数的化简，而应综合考虑。即：使各输出函数中有较多的同类项，以使整体电路化简。79第79页，共107页，2023年，2月20日，星期六二、2位数值比较器：输入：两个2位二进制数

A=A1A0、B=B1B0能否用1位数值比较器设计两位数值比较器?比较两个2位二进制数大小的电路当高位（A1、B1）不相等时，无需比较低位（A0、B0），高位比较的结果就是两个数的比较结果。当高位相等时，两数的比较结果由低位比较的结果决定。用一位数值比较器设计多位数值比较器的原则*80第80页，共107页，2023年，2月20日，星期六真值表001010100A0>B0A0<B0A0=B0A1=B1A1=B1A1=B1010×A1<B1001×A1>B1FA=BFA<BFA>BA0

B0A1

B1输出输入FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)*81第81页，共107页，2023年，2月20日，星期六两位数值比较器逻辑图FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)*82第82页，共107页，2023年，2月20日，星期六三、集成数值比较器示意图输出比较结果*

输入两个四位二进制数：

A3A2A1A0B3B2B1B0级联输入：来自更低位的比较结果：A<B，A=B，A>B；扩展连接时使用IA>BIA<BIA=BFA>BFA<BFA=B四位比较器A3A2B2A0B3B0．．(1)集成数值比较器74HC85的功能74LS85是四位数值比较器，其工作原理和两位数值比较器相同。83第83页，共107页，2023年，2月20日，星期六输入级联输入输出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3

>B3××××××HLLA3

<B3××××××LHLA3

=B3A2

>B2×××××HLLA3

=B3A2

<B2×××××LHLA3

=B3A2

=B2A1

>B1××××HLLA3

=B3A2

=B2A1

<B1××××LHLA3

=B3A2

=B2A1

=B1A0

>B0×××HLLA3

=B3A2

=B2A1

=B1A0

<B0×××LHLA3

=B3A2

=B2A1

=B1A0

=B0HLLHLLA3

=B3A2

=B2A1

=B1A0

=B0LHLLHLA3

=B3A2

=B2A1

=B1A0

=B0LLHLLH4位数值比较器74LS85的功能表单片使用时，低位串联输入应该是：IA>B=IA<B=0,IA=B=1，即输出结果仅由本芯片的输入决定。工作原理:由最高位开始比较，如果最高位不同，则最高位的比较结果就是最终结果。最高位相同则比较次高位，逐级地比较，如果全部相同，则最终结果由低位输入信号决定，即：由更低的位决定。84第84页，共107页，2023年，2月20日，星期六例：用两片74LS85组成8位数值比较器（串联扩展方式）输入:A=A7A6A5A4A3A2A1A0B=B7B6B5B4B3B2B1B0输出:FBA>FBA<FBA=高位片输出低位片B3A3~B0A0B7A7~B4A4①串联扩展法：高位全相等时，结果由低位决定。（2）功能(位数)扩展特点:结构简单，速度较慢。*85第85页，共107页，2023年，2月20日，星期六用74HC85组成16位数值比较器的并联扩展方式。（图4-5-41）B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12输出②并联扩展法：同时比较高位低位，每四位一组，每组四位的比较结果再次比较，得出结果。特点:比较位数多，运算速度高，但结构复杂。思考:为什么C0—C3的FA=B没有用呢？*86第86页，共107页，2023年，2月20日，星期六例4.5.13：用比较器构成用8421BCD码表示的一位十进制数四舍五入电路。A3～A0：8421BCD码B3～B0：0100（十进制数4）A＞B输出端用于判别比较器的其它应用*0010也是MSI的设计方法解：87第87页，共107页，2023年，2月20日，星期六加法器分为半加器和全加器两种。

@不考虑来自低位的进位信号，进行两个二进制数相加，给出和数和进位数的电路。

---半加

@对两个二进制数和来自低位的进位信号相加，给出和数和进位数的逻辑电路。

---全加一、半加器和全加器4.5.5算术运算电路*88第88页，共107页，2023年，2月20日，星期六

1、半加器：不考虑来自低位的进位信号，进行两个二进制数相加，给出和数和进位数的电路。二进制加法法则：0+0=0；0+1=1；1+0=1；1+1=0产生进位1)真值表(一位半加器)ABSC00000110101011012)逻辑式3)逻辑图AB=1&SC4)符号*COCSAB89第89页，共107页，2023年，2月20日，星期六2、全加器对两个二进制数和来自低位的进位信号相加，给出和数和进位数的逻辑电路。1)真值表(P129表4-5-16)2)求逻辑式AiBiCi-1SiCi0000000110010100110110010101011100111111*Ai01BiCi-10100111001010101SiAi01BiCi-10100111000111010Ci90第90页，共107页，2023年，2月20日，星期六3)逻辑图Ci-1SiAiBi&Ci=1&1=14)符号*Ci-1CiSiAiBiCICO91第91页，共107页，2023年，2月20日，星期六加法器的应用全加器真值表ABC有奇数个1时S为1；ABC有偶数个1和全为0时S为0。-----用全加器组成三位二进制代码奇偶校验器AiBiCi-1SiCi0000000110010100110110010101011100111111表诀器*92第92页，共107页，2023年，2月20日，星期六（1）并行相加，串行进位加法器如何用1位全加器实现两个四位二进制数相加？

A3

A2A1

A0+B3

B2

B1

B0=?二、多位数加法器0特点：结构简单，运算速度较慢。由低位产生的进位信号被依次传递到高一位，运算是逐位进行的。即：每一位的运算结果要在低位运算结束并给出进位信号后才能得到。*93第93页，共107页，2023年，2月20日，星期六设两个中间变量：∴C0=G0+P0C-1C1=G1+P1C0=G1+P1G0+P1P0C-1……C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C-1各位进位信号仅与输入及C-1有关，而与低位的进位信号无关，因此可以并行产生，称为超前进位。（2）

超前进位加法器*当Ai=Bi=1时，产生变量Gi=1，传输变量Pi=0→产生进位信号Ci=Gi=1；当Ai≠Bi时，产生变量Gi=0，传输变量Pi=1，则Ci=Ci-1由此得→产生变量→传输变量94第94页，共107页，2023年，2月20日，星期六由此可得集成四位超前进位加法器74LS283*95第95页，共107页，2023年，2月20日，星期六

74HC283逻辑框图

74HC283引脚图

※说明:由于超前进位加法器的进位是并行产生的，所以提高了运算速度。但是，随着位数的增加，其电路越来越复杂。*96第96页，共107页，2023年，2月20日，星期六超前进位加法器74LS283的应用举例例1、用两片74LS283构成一个8位二进制数加法器。注意：在片内是超前进位，而片与片之间是串行进位。*97第97页，共107页，2023年，2月20日，星期六把这两种代码都视为二进制数，则在数值上余三码比8421BCD码大3(0011)，即有：BCD码+3=余三码。例2(例4.5.14):用加法器构成8421BCD码-余三码代码转换器.B3-B0：0011（3）A3-A0：8421码C-1：0由此，将加法器的两个输入分别设置为待转换的8421BCD码和常数3即可得到对应的余三码。也是MSI的设计方法*98第98页，共107页，2023年，2月20日，星期六三、减法运算电路二进制减法法则：0–0=0；1–0=1；1–1=0；0–1=1，向高位借1。1)原码：自然二进制码 01101=13D2)反码：原码取反 10010=18DN反=(2n–1)–N原3)补码：N补=2n-N原=N反+1 13D的补码：25-13=10010+1=10011=19D可以依照前边设计半加器和全加器的方法设计减法器。实际常用加法器构成，原理：求补相加。*011011111110010复习几个概