数字电路锁存器

数字电路锁存器第1页，共64页，2023年，2月20日，星期六1、触发器与时序逻辑电路：时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。概述数字电路中除组合逻辑电路外，还包括另一类具有记忆功能的电路-----时序逻辑电路.触发器是构成时序逻辑电路的基本逻辑单元。第2页，共64页，2023年，2月20日，星期六都具有0和1两个稳定状态，一旦状态被确定，就能自行保持，即长期存储一位二进制码，直到通过外部信号的作用才有可能改变2、锁存器与触发器共同特点：

不同点：锁存器---对脉冲电平敏感，它们可以在特定输入脉冲电平作用下改变状态。触发器---对脉冲边沿敏感的存储电路，其状态只有在被称作时钟脉冲的上升沿或下降沿的变化瞬间才能改变。第3页，共64页，2023年，2月20日，星期六5.1双稳态存储单元电路5.1.1双稳态的概念反馈1、电路结构双稳态存储单元电路第4页，共64页，2023年，2月20日，星期六2、数字逻辑分析1001定义Q=0为电路的0状态，而当Q=1时则为1状态。电路具有存储或记忆1位二进制数据的功能。

0110第5页，共64页，2023年，2月20日，星期六3.模拟特性分析VI1

=VO2VO1=VI2VO1VI1第6页，共64页，2023年，2月20日，星期六5.2.1SR锁存器1.简单的SR锁存器1)工作原理00若初态Qn=1若初态

Qn=0101010005.2锁存器R=0、S=0状态不变第7页，共64页，2023年，2月20日，星期六无论初态Qn为0或1，触发器的次态为为1态。信号消失后新的状态将被记忆下来。01若初态Qn=1若初态Qn=0101010010R=0、S=1置1第8页，共64页，2023年，2月20日，星期六无论初态Qn为0或1，触发器的次态为为0态。信号消失后新的状态将被记忆下来。10若初态Qn=1若初态Qn=0110100101R=1、S=0置0第9页，共64页，2023年，2月20日，星期六1100S=1、R=110无论初态Qn为0或1，触发器的次态、都为0。状态不确定约束条件:SR=0此时如果两个输入信号同时发生由0到1的变化，则会出现所谓竞争现象。由于两个或非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。第10页，共64页，2023年，2月20日，星期六SR000000110100011010011011110非定义111非定义2）逻辑符号与逻辑功能逻辑功能表不变置0置1非定义状态:电路的初态信号输入前的状态:电路的次态信号输入后的新态因此，称S为置1端，R为置0端，都是高电平有效第11页，共64页，2023年，2月20日，星期六不变置1不变置0置1不变不变3）工作波形01001000000010QQ第12页，共64页，2023年，2月20日，星期六4）用与非门构成的SR锁存器、c.国标逻辑符号a.电路图b.功能表

110010100101不变11不变Q约束条件:S+R=1第13页，共64页，2023年，2月20日，星期六方法：1.根据锁存器信号敏感情况,确定状态转换时间2.根据触发器的逻辑功能确定Qn+1。011101110111011100不定不变置1置1不变置1不变置0不变工作波形能直观地表示其输入信号与输出的时序关系。画工作波形第14页，共64页，2023年，2月20日，星期六开关接A时振动,Q=1

S悬空时间开关接B振动开关起始状态:接B,=0=1Q=0RS开关转接A,=1=0Q=1RS悬空时=1=1Q不变RS5、应用举例---去抖动电路第15页，共64页，2023年，2月20日，星期六-----四位数码寄存器置0S=1R=00000第二步：置数(cr=1,LD=1)保持为05、应用举例0态不变S=1R=1D3D2D1D0=1010第一步：清0(cr=0,LD=0)1010010110100011第16页，共64页，2023年，2月20日，星期六基本RS锁存器存在的问题：由与非门组成的基本RS锁存器可以实现记忆元件的功能，但是当RS端从“00”变化到“11”时，触发器的下一个状态不能确定，在使用中要加以约束，给使用带来不便。由或非门组成的基本RS锁存器同样存在这一问题。因此，要对锁存器的输入加以控制。电路的抗干扰能力差,实际应用的锁存器是电平型或脉冲型锁存器。基本RS锁存器第17页，共64页，2023年，2月20日，星期六2.逻辑门控SR锁存器电路结构

国标逻辑符号电路结构：由简单SR锁存器和使能信号控制门电路组成。第18页，共64页，2023年，2月20日，星期六2、工作原理S=0，R=0：Qn+1=QnS=1，R=0：Qn+1=1S=0，R=1：Qn+1=0S=1，R=1：Qn+1=ФE=1：E=0：01&&&&状态发生变化。状态不变Q3=SQ4=RSR第19页，共64页，2023年，2月20日，星期六逻辑门控SR锁存器的E、S、R的波形如图所示锁存器的原始状态为Q=0，试画出Q3、Q4、Q和的波形。

SRSR第20页，共64页，2023年，2月20日，星期六次态卡诺图3、逻辑功能的几种描述方式：

1)逻辑功能表

（E=1）

2)特性方程

状态不定－－011111置1010011置0011100状态不变010000说明Qn+1QnRS010011=f(RSQn+1Qn)îíì+=+1QRSQnn=0SR约束条件第21页，共64页，2023年，2月20日，星期六状态不定－－011111置1010011置0011100状态不变010000说明Qn+1QnRS010011

3)状态转换图

逻辑功能表S=0R=1S=1R=0S=xR=0S=0R=x第22页，共64页，2023年，2月20日，星期六4、)工作波形

S R Qn+1

0 0 Qn

0 1 0 1 0 1 1 1 Ф 同步RS触发器真值表E=1期间的S、R信号影响触发器的状态。E=0为低电平期间其状态不变。功能表、特性方程、状态转换图、波形图。逻辑功能的四种描述方式:第23页，共64页，2023年，2月20日，星期六逻辑门控RS触发器存在的问题

逻辑门控RS触发器

在CP的高电平期间如R、S多次变化，则触发器的状态也随着变化多次。触法器不能实现每来一个时钟只变化一次。若要达到每来一个时钟只变化一次，对信号的要求是：信号的最小周期大于时钟周期电路对信号的敏感时间长，抗干扰能力差。第24页，共64页，2023年，2月20日，星期六5.2.2D锁存器1.逻辑门控D锁存器国标逻辑符号逻辑电路图R=

SS=0R=1D=0Q=0D=1Q=1E=0不变E=1S=DS=1R=0第25页，共64页，2023年，2月20日，星期六D锁存器的功能表置10111置01001保持不变不变×0功能QDEQ第26页，共64页，2023年，2月20日，星期六2.传输门控D锁存器

(c)E=0时(b)E=1时(a)电路结构TG2导通，TG1断开

TG1导通，TG2断开Q=DQ不变101010第27页，共64页，2023年，2月20日，星期六Q

Q

(c)

工作波形第28页，共64页，2023年，2月20日，星期六3.D锁存器的动态特性定时图:表示电路动作过程中，对各输入信号的时间要求以及输出对输入信号的响应时间。

第29页，共64页，2023年，2月20日，星期六4.典型集成电路

第30页，共64页，2023年，2月20日，星期六74HC/HCT373的功能表工作模式输入内部锁存器状态输出LEDnQn使能和读锁存器

（传送模式）LHLLLLHHHH锁存和读锁存器LLL*LLLLH*HH锁存和禁止输出H×××高阻H×××高阻L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。第31页，共64页，2023年，2月20日，星期六Verilog设计锁存器always@(EorD)beginif(E)Q=D;endalways@(EorD)beginif(E)Q=D;elseQ=0;end此程序没有写出E为其他值的情况，在编译器中，将视为在其他情况下保持原值不变，实际上完成的是一个锁存器的功能。等价于：第32页，共64页，2023年，2月20日，星期六5.3触发器的电路结构和工作原理1.锁存器与触发器锁存器在E的高(低)电平期间对信号敏感触发器在CP的上升沿(下降沿)对信号敏感在VerilogHDL中对锁存器与触发器的描述语句是不同的第33页，共64页，2023年，2月20日，星期六5.3触发器的电路结构和工作原理主锁存器与从锁存器结构相同1.电路结构5.3.1边沿触发器TG1和TG4的工作状态相同TG2和TG3的工作状态相同第34页，共64页，2023年，2月20日，星期六2.由传输门组成的CMOS边沿D触发器工作原理：TG1导通，TG2断开——输入信号D送入主锁存器。TG3断开，TG4导通——从锁存器维持在原来的状态不变。(1)CP=0时:

=1，C=0，Q跟随D端的状态变化，使Q=D。

D=1001第35页，共64页，2023年，2月20日，星期六工作原理：(2)CP由0跳变到1

:

=0，C=1，D=X0110触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号TG1断开，TG2导通——输入信号D不能送入主锁存器。TG3导通，TG4断开——从锁存器Q的信号送Q端。主锁存器维持原态不变。

第36页，共64页，2023年，2月20日，星期六2.由传输门组成的CMOS边沿D触发器（2）D触法器的逻辑功能逻辑功能表D000010101111特性方程Qn+1=D状态转换图工作特点：在CP低电平期间存储信号，CP的上升沿状态变化。第37页，共64页，2023年，2月20日，星期六

CP

D

对CP上升沿敏感的边沿触发器工作波形第38页，共64页，2023年，2月20日，星期六

CP

D

工作波形逻辑符号对CP下降沿敏感的边沿触发器第39页，共64页，2023年，2月20日，星期六

74HC/HCT74的功能表LHH↑HHHLL↑HHQn+1DCPHH××LLHL××LHLH××HLQDCP输出输入国标逻辑符号2.典型集成电路74HC/HCT74直接置1直接置0完成D功能具有直接置1、直接置0，正边沿触发的D功能触发器第40页，共64页，2023年，2月20日，星期六异步置位和复位D触发器always@(posedgeclkorposedgerstorposedgeset)beginif(rst)q=0;elseif(set)q=1;elseq=d;endalways@(posedgeclkornegedgerstornegedgeset)beginif(!rst)q=0;elseif(!set)q=1;elseq=d;end第41页，共64页，2023年，2月20日，星期六同步置位和复位的D触发器always@(posedgeclk)beginif(rst)q=0;elseif(set)q=1;elseq=d;endalways@(posedgeclk)beginif(!rst)q=0;elseif(!set)q=1;elseq=d;end第42页，共64页，2023年，2月20日，星期六RDQCPSDD已知触发器的输入波形，试对应画出Q端输出波形

第43页，共64页，2023年，2月20日，星期六5.3.2维持阻塞触发器1.电路结构与工作原理

C

由3个SR锁存器组成置0维持线响应输入D和CP信号根据确定触发器的状态第44页，共64页，2023年，2月20日，星期六011DD

G1

&

CP

Q1

&

G2

G3

&

&

&

G5

Q2

Q3

S

R

G4

Q4

D

G6

Q

Q

&

CP=0

2、工作原理

5.1.4维持阻塞D触发器

Qn+1=QnD信号进入触发器,为状态刷新作好准备Q1=DQ4=DD信号存于Q4第45页，共64页，2023年，2月20日，星期六01DD

G1

&

CP

Q1

&

G2

G3

&

&

&

G5

Q2

Q3

S

R

G4

Q4

D

G6

Q

Q

&

当CP由0跳变为1100DD在CP脉冲的上升沿，触法器按此前的D信号刷新第46页，共64页，2023年，2月20日，星期六1

G1

&

CP

Q1

&

G2

G3

&

&

&

G5

Q2

Q3

S

R

G4

Q4

D

G6

Q

Q

&

当CP=101置1维持线置0维持线置0阻塞线1在CP脉冲的上升沿到来瞬间使触发器的状态变化10D信号不影响、的状态，Q的状态不变0第47页，共64页，2023年，2月20日，星期六工作波形

D触发器的逻辑功能表D000010101111维持阻塞D触发器状态变化产生在时钟脉冲的上升沿，其次态决定于该时刻前瞬间输入信号D。第48页，共64页，2023年，2月20日，星期六2.典型集成电路

第49页，共64页，2023年，2月20日，星期六5.2.4触发器的动态特性动态特性反映其触发器对输入信号和时钟信号间的时间要求，以及输出状态对时钟信号响应的延迟时间。建立时间2ns保持时间0ns脉冲宽度6ns传输延时时间14ns传输延时时间14ns第50页，共64页，2023年，2月20日，星期六保持时间tH：保证D状态可靠地传送到Q建立时间tSU：保证与D相关的电路建立起稳定的状态，使触发器状态得到正确的转换。第51页，共64页，2023年，2月20日，星期六传输延迟时间tPLH和tPHL：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间最高触发频率fcmax：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。触发脉冲宽度tW：保证内部各门正确翻转。第52页，共64页，2023年，2月20日，星期六JK触发器J=K=0Qn=0Qn+1=0Qn=1Qn+1=1J=0K=1Qn=0Qn+1=0Qn=1Qn+1=0J=1K=0Qn=0Qn+1=1Qn=1Qn+1=1J=K=1Qn=0Qn+1=1Qn=1Qn+1=0逻辑符号5.3触发器的逻辑功能不变置0置1翻转第53页，共64页，2023年，2月20日，星期六翻转10011111置111010011置000011100状态不变01010000说明Qn+1QnKJ状态转换图功能表J=XK=1J=1K=XJ=XK=0J=0K=X特性方程2、JK触发器的逻辑功能第54页，共64页，2023年，2月20日，星期六工作波形

J K Qn+1

0 0 Qn

0 1 0 1 0 1 1 1