其他cadence教程笔记CaptureCIS原理图及元件库部分第1 15讲

CadenceSPB15.7快CaptureCIS1-151程介绍，学习方法，了解CADENCE软CadenceDesignEntryCISDesignEntryHDL设 orcad自带的pcbPcbEditorPcb Cadence带的PCBPCBRouterpcbPcb SigXplorerPcbOrCADCaptureCISOrCADCaptureI放大O缩小页面属性设置optionsDesignTemoptionsSchematicPage2建工程，创建元件ctrl+N元件创建完后修改footprint封装，optionsPackage第3讲元件的制作方1、homogeneousheterogeneoushomogeneous,包含几个完全相同的部partpart会自动生成，因为完全一样。但heterogeneous包含几个功能部分，可按照功能部分分成几个部分ctrl+Nctrl+B切换元件的各个部原理图画完之后，要对各元件自动编号，在项目管理窗口选择项目，点击tools→annotate,Action2、创建homogeneous3、创建heterogeneous4确使用heterogeneous类型的元CannotperformannotationofheterogeneouspartJ?A(ValueRCA_Octal_stack)parthasnotbeenuniquelygroup(usingacommonUserPropertywithdifferingValues)orthedevicedesignationhasnotbeenchosen元件分成几个part,并且用了多片这样的元件。Cadence搞不清楚每个part具体是哪个的，需要手动设定在原理图元件库中编辑某个元件的part属性在part属性中加入新的的PropertyEditor中，设置属性package,如果几个part属于同一片，就设成相同的Value，不同的设成不同的value值。执行tools→annotate→Packaging→physicalpackaging的值，来区分。5入元件库，放置元使用DesignCache6一个页面内建立电气互1wire，90使用快捷键w画线，b总线p放置元件G地或者电源n放置按住shift，可以任意角度画线2、wire的连接方式3、十字交叉wire4、放置netalias 放置noconnect,叉号,必须放置叉号，否7线的使用方3EM[0:32]EM和[7、在不同页面之间建立电气连接offconnector连接不同页面间的元件，net只能在页面内部形成互联8browse命令的使用1、浏览所有parts2netsnetnetpage中高亮显示所有这一net。3、浏览所有offpageconnector4、浏览所有DRCmakers9索操作使用技1、搜索特定part2、搜索特定net3、搜索特定power4、搜索特定flatnetseditfindflatnet,会把所有的与这个net号相连的都显示出来10讲元件的替换与更新1、rececache用2、updatecache cecache与updatecache区footprint.在工程管理窗口原理图下的DesignCache下的元件列表中，右键选择ReceCache选择rece元件属性，保留元件属性不起效果Upgratecache用于DesignCacheDesignCachecleanupcache，可以把原理图中没用到，但在cache中存在的备份删除掉11原理图中对象的基本操选择多个元件：按住ｃｔｒｌ元件移动过程中，与连线接不上，解决的方法－－》ｏｐｔｉｏｎｓ－＞ｐｒｅｆｅｒｅｎｃｅｓ－－＞Miscellaneous－－＞打钩Ａｌｌｏｗｃｏｍｐｏｎｅｎｔｍｏｖｅｗｉｔｈｃｏｎｎｅｃｔｉｖｉｔｙｃｈａｎｇｅ旋转元件选中后按Ｒ，有时候元件离原理图页面边框太近，按字母Ｒ可能旋ｅｄｉｔ－－＞Ｍｉｒｒｏｒ－－＞（快捷键Ｈ）121、修改元件的VALUEctrl+enter原理图页面文本中换行ｃｔｒｌ＋ｅｎｔｅｒ13讲如何添加footprint属性PropertyEditorfootprint信息，属鼠标变成黑色向下箭头，右键选pivot元件库中选择某元件options→packagespropertities通过rececache把元在DesignCache中，右键选择rececache,在弹出的框中，选择receschematicpropertities注意元件的编号问选中多个元件，右键，editproperties,鼠标选中pcbfootprint,右键选择Edit或者选中整个工程文件*.dsn,右键选择editobjectpropertiesdeleteproperties,两种方法（1）直接针对元件修改，元件建议使用直接修改的方式（2）在propertyeditor中选择元件修改4editobjectproperties,在弹出的表格中逐个14成网1netlist2、生成netlist15理图后处选中*.dsn,tools→BillsofMaterials会统计所有相同的元件的数目，比如设定打印边框或者titleblock每个页面单独设置，右键，Schematicpageproperties→gridreference选择打印或者不打印边框或titleblock。总结原理图绘制的流程1、元件库绘制，尤其是元件，根据功能和输入输出绘制6netlist网络报表（建好封装capture放大I 缩小o 画线W总线Ｂ放置互连线时的任意角度按住shift选择多个元件：按住ctrl旋转元件选中后按Ｒ，有时候元件离原理图页面太近，按字母Ｒ可能旋转不元件镜像选中元件水平（快捷键Ｈ）或者垂直（快捷键Ｖ）文本换行ctrl+enter元件在几个partctrl+N第16讲高速电路设计流程，本使用的简化流 原理图逻辑功能设计、生成 PCB 导入 关键器件预布局（如插口位置、高速器件 布线前仿真、解空间分析，约束设计、SI仿真、PI 设计输出、PCB PCB1、电路设计是充满的过程，来源于以往的经 SIPI（电源完整性）EMC 简化流程【cadence12467gerber文件drill17Allegro常用软件模块介绍，各个软件模块之间的关系AllegroPCB有两种模式：layoutmode和symbolcreationmode当我们进行手工布局布线时，就工作在layoutmodesymbolcreationmodePackagesymbol、mechanicalsymbol、formatsymbol、shapesymbol、flashsymbol。Padstack创建及修改焊盘Allegro生成光绘文件前必须进行DBDoctor检查。Allegro约束管理器，布局布线约束规则的创建、管理、评估、检查等，如各种物AllegroPCBEditorAllegroPCBSI等完美集成，AllegroPCBAllegroPCB电源完整性仿真工具。(15.7版本)不能仿真电源平面分割情况，可用其他工具替Constraintcement/RoutingysisAllegroPCBDesignLayoutDesignConstraintcement/RoutingysisAllegroPCBDesignLayoutDesignLayoutLogicDesignLibraryAllegroPCBEditorAllegroPCBPhysicalAllegroDesignEntryHDL,AllegroDesignEntryCISLogicAllegroPCBAllegroPCBManufacturing11Component，是带有零件序号(RefDes)AllegroAllegroComponentGate1PinToPin、PinToVia、ViaToVia1)ShapeClineClineSegmentCline1LineSegmentLine1是设计规范的位置及其相关信(RatRatsnestT-pointTT18AllegroPCBEditor软件操作界面File→changeeditor…shift+左键进行拖动cmd是当前操作令，再下面是鼠标的坐19allegro中两个重要的概念：classsubclass是什么Cadence自带封装库的路径：C:\Cadence\SPB_15.7\share\pcb\pcb_lib\symbols20讲Allegro 表贴型元件尺寸符合IPC7351标准，参考软件PCBMatrixIPCLP 设计表贴焊盘→规则形状的smd焊盘制作方法。PCBeditorUtilities→PadDesigner（option0）2、层的定义：BEGINLayer（Top）REGULAR-PADSOLDERMASK_TOP:REGULAR-PADBeginPASTEMASK助焊层，一般SMD焊盘才有，大小跟SMD焊盘一样，顾名SMD原件的焊点，SMD元件放上去，通常钢模上的孔径大小会比实际焊点铜模小一FILMMASK加测点和摆放测点会用的，是测点与测点之间的安全距离。没3表贴元件封装制作方法。Setup→drawing设置工作区栅格点⯎x00ix1,表示x方向增量为1，iy-1,y方向增量为-1,完成后右键选择done，也可按快捷键F2,完⯎ceBound,无实际电气连接含义，用于在画板时，DRC检查，防止原件画矩形框即可，比原件稍微大一点，可参考IPC7351标准 参考编号在Assembly_Top层和Silkscreen_Top层都增加元件标号layout→Lables→Refdes移动 、删除，使 上的图标4080521BGA272封装制作TI22何创建自定义形状焊PCBEditorPadDesignershapeshape叠加在一起，使用shape→Mergeshape,将多个图形组合成一个图形建完图形是要创建成元件，File→CreatPadSymbolPadDesigner中调用该图形。Setup→UserPreferences→Design_paths下padpath和psmpath23SOIC类型封装制24PQFP类型封装制作，学习引脚的旋转方法右键Rotate1mil=0.0254mm第25讲包含通孔类引脚的零件制作，零件制作向导的使1、在PCBEditor中创建FlashSymbol，之后，File→creatsymbol <Flash焊盘用2、在paddesignerFlashSymbol，制作焊盘1ReliefAnti10milTop和BottomTopBottomFlash使用Pad Design软件制作焊盘时，执行File→check…,检查制作的焊盘是否有问26含非电气引脚的零件制作方法layerBeginend层，其他层都设成是NULLMechanical,不会产生标号27何创建电OutlineLine添加允许布线的区域，即setup→Areas→RouteKeepin(允许布线的区域)RouteKeepout(布线的区域)添加元件摆放的区域，即Packagekeepin:方法有两种第二种，Edit—Z-copylayer,Sizecontract(收紧)和ce—Manually在advancedSetting中勾选Library,在cementList中选择Mechanicalsymbols,选择需要的安装孔，或者选择Packagesymbols，再选择自定Move按钮，可配合右侧Find使用，Find用途相当于滤波器28讲设置层迭结构，创建电源层地层平面PhysicalThickness插入电源层地层，layertype设成ne,Filmtype设置成Negative负Edit—Z-copyFindshape,Options，设置好哪一层勾选Creatdynamic点击routekeepin线框29入网表，栅格点设置，DRAWINGOPTION设置allegroimportCadence ce—Manually查看一下30讲手工摆放零件ce—Manually,该界面右侧滤波器点击Hide按钮设置页面会当在板编辑页面右键—Hide勾选AutoHide,在放置元件时设置界面会自动元件放置到PCB编辑区时，放置在底层方法，勾选Option下的Mirror，不勾选则放置在顶层第二种方法：Setup—DrawingOptions—Symbol—Mirror对于已摆放的元件，改变层得方法：Edit--MirrorSetup—Drawingoption—symbol,Angle批量设置旋转的角度31用原理图进行交互式摆与原理图进行交互时，需要先在DesignEntryCIS中设置使能中间工具再打开PCBEditor软件，点 在DesignEntryCIS中， 元件，选择PCBEditorSelect,或者按Shift+s，鼠标移动到PCBEditor中点击即可放下元件32原理图页面进行摆把某个页面中的所有元件导入到PCBEditor中原理：在DesignEntry中设置元件的属性，再将该属性传递到PCBEditor中在DesignEntryCIS工程管理器中，选中某页面点击Edit—Brows--parts 有零件，点击Edit—Properties—New…创建新属性保存点右侧的Setup修改该配置文件，把配置文件中的元件属性激活，即添加PAGE=YES到[ComponentInstanceProps]中CreatorUpdatePCBEditorBoard,ALLOWUserDefinedPCBEditorNetlist,File—import—logic,Creatuser-definedproperties，ImportCadence第五步，ce—quickce—cebypropertiesvalue—添加的属性及属性值可Edge选择元件摆放的位置，topbottomleftright,点击 第33讲使用AllegroPCBEditor按room进行摆放在PCBEditor中，首先将网表导进来，首先对某几个元件设置属性，Edit—Properties—Find-FindByname选择Componentorpin–点击more…把这几个元件加进来—Apply,--roomRoomValueValue的值。在PCB板上添加room，Setup—Outlines—RoomOutlines—RoomNameType电路板顶层或底层—在电路板上画矩形—ok 严格将元件放到room里 Inclusive将元件加入到room 34用OrCADCaptureCISroom进行摆在CaptureCIS中，选中要设置的元件，右键—EditPropertities—Filterby选择Cadence-Allergro,room属性，编辑之FilterbyCurrentProperties，Room属性会显示出来重新生成网表【选中工程文件TOOLs—CreatNetlist】在PCBEditor中，重新导入网表【File–import–logic–importCadence】PCB中创建room，方法同上一讲。第35讲快速布局，摆放过程中如何自动定位找到零鼠线隐藏Disy—BlankRats—Al1、把元件全部调入到PCB中【ce—Quickce—ceallcomponent2PCB板Outline中在控制面板的Find中，Findbyname输入U1,U1就会自动挂36PCB布局基本知识简单介调整元件主要用到令：Edit–MoveMirrorMove命令里面包含旋2、PLL对噪声敏感，需要局部去耦：加emi滤波器，电源从磁珠进来，经过 C44C450.1uFC44C450.1uF012 另外总线一定从最小电容引脚出来，接到PLL上，其他局部去耦电路也一样，一定是从磁珠扰之间，起到一定的干扰的作用。6滤波电容的摆放3.3V和1.2V交叉均匀摆放在周围而且电容值越小的电容，距离DSP越近，因为电容都有一定的去耦半径。DSP有些地方没有引脚，可76的情况下，端接电阻（排阻）尽量靠近DSP.第37讲约束规则设置框简介，各部分关系--Extendeddesignrules—Spaceruleset,Physicalruleset （涉及信号完整38束规则设置方单独为某一网络设置线宽等约束规则第二步：Edit–properties—find，Findbyname,nets,找到要修改的网络Apply—TableofContents中，选择NetPhysicalType为其设置一个–39宽线距规则设置示8Mil,20Mil1、设置规则Setup—Constraint—PhysicalrulesetSetValues—Add—添加过孔大小2Edit—PropertiesFindFindbynameNetMore—添加电源网络—Apply为Net_Physical_Type添加Value3setup—Constraint—Assignment12Mil40讲区域约束规则设置DSPBGA封装的引脚很密集，上一讲中设置的线宽太大，就不能走通了，此时，Setupconstraint—ConstraintAreas—勾选AreasrequireaTypeproperty点击ADD,在PCB板上添加一个shapeConstraint_Area的subclass】--shape增加属性AttachProperty,shapes..-,再点击下刚才画的shape—为Net_Physical_TypeNet_Spacing_Type赋值AssignmentTalbe中，设置当41打开约束管理器：Setup—ElectricalConstraintSpreadsheet…Disy—ShowRats—Net,显示某一网络的鼠线SelectXnet:Cadence中，将电阻或电容两端的走线认为是同一1.添加模型库yze—SI/EMISim—Library—Addexistinglibrry—Add添加模型yze—SI/EMISim—Model—autosetup模型库中已有的就自动加载了，Findmodel—删掉ModelNamePattern，点击空白处，可用的model就在列表下显示出来Xnet方式显示2、Constraintmanagerobjects显示设置FilterObject上右键42讲设置拓扑约束（方法1）1首先先显示地址总线中的一条网络Disy—showrats—net,打开约束管理器，选择某一网络【右键select】2Logic—NetSchedule,点击第一个引脚，移动鼠标，右键InsertTT型连接点到两者间的距离近似相等时，3、点击该网络，右键Creat—Electrical4ElectricalCset5Allconstraints—User-Defined,Object下的新命名右键，打开Sigexplor,就会显示软件提取的拓扑结构，Set—constraints—Wiring—Schedule选Temte,VerifySchedule选yes,okFile—updateconstraintManager6、打开约束管理器，显示Pass,如果没显示，yze—yzeModes…打开stublength/NetOn-lineDRC43置拓扑约束（方法目的，数据总线出来后，接到慢速的Flash和高RAM上，要FlashRAM上的信号反射叠加以后，干扰最2sig3、Sigxplorer中，首先删除掉T型点处的连线，必要，一段走线到,Flash和RAMT4、对于不匹配的网络，如数据线的0-15接法同上，16-31只接Flash,可以把16-31排除。方法：setoptionalpins点击RAM（16-31没有接RAM）,此时RAM变其他颜色5Set—constraints…--wiringVerifyScheduel选yes,okFile—updateconstraint60-31都会显示pass,PCB板上，就会出现效果44讲线长约束设置约束管理器—Routing—Wiring—右键某一网络sigxplorer,打开提取的拓扑结构–set—constraints—PropDelay设置线长—设置哪两个引脚间的线长RuleEditingFromto,RuleTypeLength，MinLength和MaxLength设置的线长是通过仿真得到的—点击ADD,约束添加成功—File—UpdateconstraintsmanagerConstraintmanager—RoutingMin/MaxPropagation中，可以看到变化在Delay中，规则的网络会用红色显 ysisMode–PropagationDelay打开，就可以进行线长检查第45讲相对延迟设置，即等长设置T约束管理器—数据总线上右键选sigxplorer—setconstraints—RelpropDelay1NewFromto【T型连接点到一端】Scopelocal(T型连接点的两条线属于同一Xnet,所有设为Local,若同一总线内的，设为Global)DeltaTypenoneTolType【toleranceLength，Tolerance500mil—点击ADD23同样的名字，Scopelocal，FromtoT型连接约束管理器—数据总线上右键选sigxplorer—setconstraints—Relprop1、点击 FromtoScope设为Global(T型连接点的两条线属于同一所有设为Local,若同一总线内的，设为Global)Delta noneTol【toleranceLength，Tolerance500mil—点击查看：在约束管理器中Routing—RelativePropagation ysisModes—选中RelativePropagation勾选On-line46分对规则设置第法：分对的两条网络，右键—creat—DifferentialPair–点击Creat约束管理窗口routing—DifferentialPair,找到刚才命名的差分对，直接在右侧表格1、Logic–assignDifferent使用第法即可。47讲布线准备Edit—Properties—Findbynamemore选中电源和地网络Apply设置Ratsnest_Schedule值为powerand布线准备：网络的设Disy—Highlight—点击某一网络【网络显示时默认是虚线，可以设成布线准备：DRC颜色 y标记大小 y—drawingoptions—disy—DRCMarker布线准备Disy—show Blank布线准备：用不同的颜色同时不同的网分割地平面的时候非常有用，将1.2V1.8V3.3V以不同颜色显示Disy—Highlight—右侧find只选中Net，其他关闭--option，选择48BGA零件的自动扇Route—Fanoutbypick—右侧find只选择Comps,其他关闭—点击BGA元件当Fanoutbypick命令处于激活状态时，可以右键setup,对扇出进行设置49工布线、控制面板中内容解Bubble,走线遇到物时的处理方式：Hugonly,围绕物，抱Hugpreferred遇到物时，首先选用Shovepreferred遇到物时，首先选用推Miter最小转角50讲走线拉线中换层：option走线：加过孔，换 走线快捷键另式是右键—AddVia换层：右键swaplayers走线转角：右侧Options下Linelock关掉off，选择Line,可以任意走直Bubble选择Shovepreferred时，Shovevias：off,Options下，Snaptoconnectpoint,走线到终点时单击下焊盘，自动连接到焊走线时选中Option下的Receetch,在两个引脚间的原来的走线会被替换51组布2、处于拉线命令状态时，右键—TempGroup—点击要布线的几个引脚—右键done控制线带白叉，如要更换控制线，右键—changeControlTrace-点击要设的走线52线时信息Setup–UserPreferences—Editor—Etch—allegro_dynam_timing打开DelayDly-443.318绿色，说明当前走线位于约束规则中，但是距离最大值更近一些，443.318mil实时显示走线长度，allegro_etch_length_on勾选53讲差分布线方法同上一讲Singletracemode,走完某一单根时，Next,可以再单独走另一根，两根都走完单独部分，取消singletracemode,两根会同时走添加过孔【注意右侧option布线命令激活时，右键先选择ViaPattern,再右键ADD改。Option选项有个Viaswithsegments，勾选的话过跟随修改54种高速布线形含TTT型连接点标记大小修改Setup—DrawingOpion—DisyRatT(VirtualFind下只勾选Clinesegs,再在Options下，Tswithsegments,勾选，则执行Route—SlideT型连接点FindRatTs,slideTT型连接点连接的线蛇形走线方法调整时序所必须的，但对信号质量会有一定的影响Route—DelayTune—Option中选择相关设定—点击要走蛇形线的走线，Dly窗口，Option下的Centered选项，选中再画蛇形线，意思是以当前线为中心，Gap然规则，也画出，只是给出DRC错误标志。Style下，迷宫走线Trombone最好，其次sawtooth,线对信号影响最大。如果板子空间允许，尽量转选择Trombone,这种方式拉直线，少转角。Edit—Delete—勾选Find下Clines【整个走线，任意形状】ViasCline【ClineRoute—Slide移动走线Route—Customersmooth平滑走线Route—miterbypick只修正转角Route—SpreadbetweenVoids有些情况下，高速走线穿越两个过孔之前的区域，皮挖空的区域，使用方法：Route—SpreadbetweenVoids—修改Voidclearance,即Route—Gloss,于博士：不好用55讲铺铜操作内电层正片负片？建议新手用正片不用考虑Flash焊盘问题类要做具体再一般只有在电源和地网络才选择class和subclass如top层覆铜，选择EtchtopAssignnetname,覆铜给哪个网络编辑shapeShape—SelectshapeorVoid—点击铜皮—右键AssignNet，在右侧控制面板选Disy—ElementFind选Nets，点击铜皮，可查看铜皮属于哪个网Shape—ManualShape—Deleteislandoption设置处理哪一层—点击Deleteallon56讲电源层分割多种电压并存的时候如3.3V 将电源网络的连接点显示，便于分割Disy—Highlight—option指定颜色—FindFindbynetMore—指定一个电3.3VApply,再在option中指定其他颜色，Find其他网络，apply…宽，分割线拉出到AddLineOption指定AntiEtch层和Power【如果分割地，就选择Gnd】Edit—Splitne—creat—选择要分割的层，如power,--点击Creat,--依次为刚才分在 y—ColorVisibility查看下是否已经分 y—Dehighlight,全部取消显Shape–Deleteisland—右侧—Deleteall重新编号Logic—AutoRenameRefdes—Rename—Renameallcomponent—点击MorePreservecurrentprefixes保留当前前缀Refdef位数R1还是R001】--Rename按钮回注：打开原理图工程文件Tools—BackAnnotatePcbEditor—BackAnnotation下勾选UpdateSchematic确定Setup—DrawingOptins中，会显示一些信息，如UnroutednetsTools—QuickReports—UnconnectpinsreportsTools—QuickReportsShapeDynamicState有些动态铜皮可能会随时有变化最终前要好好检查如动态铜皮的状态，可以用以上命令查看，如果没有更新，则要更新，更新方法setup–drawingoptions—如果有需要处理的铜皮，updatetosmooth按钮会显示，点击之即可。而且Status下颜色一定都是绿色Tools—QuickReports—ShapenonetTools—QuickReports—shapeislandTools—QuickReportsDesignRulesCheck数据库检查ToolsUpdateDRCUpdateallDRCCheckshapeoutlines都勾选check，保证数据库完整，保证板子没有问题。58讲丝印处理可以先把电气连接的显示关 Pin和Via要留Disy—Colorvisibility中，Group选择Manufacturing打开Autosilk_TopAutosilk_BottomManufacture—SilkScreen，设置PackagegeometryReferenceDesignator参考编号都设成silk,其他noneSilkscreen按钮把Assembly_Top和Bottom的字取消显示，防止于silk层设置字体大小，Edit—Change—Find只选Text,其他关掉Options中，Textblock就是字体大小框选所有文字—doneMove调整文字位置，右键Rotate测试点，为了调试方便，把地和每种电压都做出来，给其增加文字说明 Autosilk_Top层，其他的像增加JTAG文字。59讲NCDRILL相关操作Manufacture—NC—NCParameter此处设置的参数会保存到一个文件中，此文件会最后交付给PCB生产厂商，默认路径是pcb产生钻孔文件令Manufacture—NC—NCDrill指定钻孔文件名及路径—若板子上有方形孔slot，钻孔文件对其不标注，采用下面的处理方式：ManufactureNCNCRouteRoutePCB生产厂有盲孔，选择Bylayer】方框跟随鼠标，放到outline旁边，即为钻孔表，同时PCBoutline内会显示出钻孔图60作光绘文件的方法步Undefinedlinewidth6mil8milPlotmode,VectorbasedpadbehaviorRs274x可选流程，新手可不进行这一步Setup—Areas—PhotooutlineManufacturePhotoplot_outlinePCB添加film，以下方【BoardGeometry和PackageGeometry下各有一个】--ManufacturingGroup下选中AutoSilk_topManufacture—Artwork—top,Add,--SilkScreen_topstackupGrouppinvia下soldmask_topGeometryGroupBoardgeometry和Packagegeometry下soldmask_top同样方式制作顶层底层助焊层stackupGrouppin和via下pastemask_topGeometryGroupBoardgeometry和Packagegeometry下pastemask_top同样方式制作outline边框只显示ManufacturingNClegend1-4GeometryFilm做好，要修改时，右键，disy,会在pcb窗口显示film的内容，如要添outline，就先显示outline,在右键该film,选择matchDisManufacture—Artwork–selectall–勾选checkdatabasebeforeArtwork点击Creat需要提供给PCB生产厂商的有 谢谢于博士！于博士信号完整性研究CadenceSPB15.7原理图设计：1——161程介绍，学习方法，了解CADENCE软件2讲创建工程，创建元件库第3讲元件的制作方1、homogeneousheterogeneous2、创建homogeneous3、创建heterogeneous4确使用heterogeneous类型的元5入元件库，放置元6讲同一个页面内建立电气互连1、放置wire，90度转角，任意转角2、wire的连接方式3、十字交叉wire4、放置netalias7讲总线的使用方法8讲browse命令的使用技巧1、浏览所有parts，使用技巧2、浏览所有nets3、浏览所有offpageconnector，使用技巧4、浏览所有DRCmakers，使用技巧9索操作使用技1、搜索特定part2、搜索特定net3、搜索特定power4、搜索特定flatnets10件的替换与更1、rececache用2、updatecache3、rececache与pdatecache区别11原理图中对象的基本操作12讲1、修改元件的VALUE13何添加footprint属（1）（2）4检查元件封装信息是否遗漏的快速方法14讲生成网表1、生成netlist程进行索引编号；然后对整个工程进行DRC检查；2、生成netlist方法15讲后处理生成元件有两种方式：一种是选中*.dsn，Reports-CISBillofMaterials里面，PCBFootprintItemNumberExcel表格里面；另一种是选中*.dsn，选择tools→BillsofMaterials会统计所有相同的元件的数目；File-Print设定打印边框或者titleblock,每个页面单独设置，右键，Schematicpageproperties→gridreference选择打印或者不打印边框或titleblock。PCB设计：16——60第16讲高速电路设计流程，本使用的简化流1、原理图逻辑功能设计，生成netlist2、PCB3、导入netlist5、布线前仿真，解空间分析，约束设计，SI仿真，PI11、设计输出、PCB12、PCB功能调试、性能测试。6DRC7gerber文件、drill17Allegro常用软件模块介绍，各个软件模块之间的关系AllegroPCBcreationmode。layoutmode模式下。symbolcreationmodePackagesymbol、mechanicalsymbol、formatsymbol、shapesymbol、flashsymbol。Padstack创建及修改焊盘padstacksAllegroDB错误。在生成光绘文件前必须进行DBDoctor检查。AllegroPCBEditorAllegroPCBSI等完美集AllegroPCBAllegroPCBEditor中用自动布线命令调出来。这个布线工具名气很大，对于简单AllegroPCBAllegroPCB18讲AllegroPCBEditor软件操作界面介绍不是所有的里面的操作都显示出来，可以在command里面直接拖拽上去。Options19allegro中两个重要的概念：classsubclass是什么Allegro中的class和subclass种类繁多，要弄清每一个是做什么用的。20讲Allegro规则形状的smd制作焊盘PadDesigner里面的Parameters-Type-Through表示通孔类话选择右边的Multipledrill-Enabled；Layers里面上面是焊盘所包含的各个层，后面的散热焊盘和焊盘不用设置；SOLDERMASK和PASTEMASK一般也要设0.1mm即可；SOLDERMASKPASTEMASK只设置TOP层；打开PCBEditor，新建一个制作焊盘的文件，保存下来，然后设置纸张大小电气特性，制作时选择这个，Mechanical表示没有电气特性的；Padstack是照什么形式排列，Rectangular是按照直线排列，Polar是按照弧形排列；下面的个cebound，即安装区；其它是可选的；<1>PackageGeometry-Assembly_Top里面用Add-Line<2>丝印层元件的外形Add-LinePackageGeometry-<3>cebound添加在Add-Rectangle，在右侧PackageGeometry里面选refSilkscreen_Top，然后在第一个引脚的边上放置ref即可；行修改，但不能直接修改.psm文件；080521BGA272封装制作TI>dPs<2>然后放置cebound根据IPC标准给出的即可<3>Silkscreen_Top4-8mil0.2mm即可，丝印0即可；<5>Assembly_Topref即Silkscreen_op22讲如何创建自定义形状焊盘创建图形文件打开PCBEditor，选择新建shape，将管脚图形建好，右侧只要里面令，如果图形有叠加，则会有DRC错误，要将叠加的图形融合为一个，Shape-MergeShapes，然后依次点击图形就会融合为一体，File-Create0.1mm0.1mm即可；PadDesigner里面参数设置同前面一样，Layers里面BEGINLAYER选择刚刚建PCBEditorSetup-UserPreferences设置一下工作路径，左侧下拉列表Design_pathspadpath和psmpath添加一下路径即可；23SOIC类型封装制1、首先放置pins，放置管脚时鼠标是悬挂在制作的焊盘正中间的位置；2、ceboundtop；矩形3、silkscreentop；用圆点标注一下一号引脚；4、assemblytop；24PQFP类型封装制作，学习引脚的旋转RotationRotation，然后左键确定；通常QFP封装的丝印层在四个拐角画四个小折即可，也可以在里面直接画第25讲包含通孔类引脚的零件制作，零件制作向导的使10-12个milFLASH焊盘，即通常所说的花焊盘，FLASHFLASH；SH在PCBtor里面新建选择FashymSH以直接添加AFas上面是内径和外径对于小的撰孔内径可以比撰-mil实心的铜连整圈都与内径连接可以增加内电层的连接强度显示在画面上SALS；制作封装时可以利用Cadence自带的制作向导；26讲包含非电气引脚的零件制作方法非电气引脚在放置的时候在右侧选择Mechanical；其它与正常引脚一样；27讲如何创建创建电路板进入创建新的工程的时候Add-Line，右侧class为board为Manufacture-Dimension/Draft-Chamfer/Fillet45度角，后可以利用Edit-Z-Copy命令来创建PackageKeepin区域，将RouteKeepin区域到PackageKeepin区域；放置安装孔 28置层迭结构，创建电源层地层平设置分层Setup-Crosssection电源地铺铜Edit-Z-Copy，右侧FindShapes，Options选择好！29讲导入网表，栅格点设置，DRAWINGOPTION设置30讲手工摆放零件旋转角度；顶层与底层的互换控制Edit-Mirror，然后点击一下想要切换的原件即第31讲使用原理图进行交互式摆放——通常按照功能单元进行摆放先打开原理图工程，进行设置，选中dsn工程，Options-Preferences-Miscellancous，选中右下的IntertoolCommunication；然后打开要放置的原件所在原理图界面，在PCBEditor里面激活放置状态，即处在cemanual状态；在原理图中左键选中要摆放的原件，右键单击出现PCBEditorSelect选项，点击后将鼠标拉到PCBEditor上面，或者选中元件后按Shift+S键，自动挂在PCBEditor上32原理图页面进行摆Edit-Browse-parts，会显示该页面中的所有元件，选中所有元件，点击Edit，编辑属性，点击New，自己取一个名AGE=YES保存文件回到重新创建网表的PCBEditor界面CreateorUpdatePCBEditorBoard，添加好自己输入输出Board的位置，一定要选上AllowUserDefindProperties，点击确定；打开PCBEditor，重新导入网表File-Import-Logic，选中Createuser-definedproperties，点击右上ImportCadence；接下来用 Quickce进行元件摆放，选中 cebyproperty/value，右侧下拉框选择刚才设 33用AllegroPCBEditorroom进行摆roomroom属性，赋给它一个值，也就是这个roomPCB工程中创建一个roomroom赋roomroom放置就可以啦给元件赋room属性有两种方可以在原理图中也可以在PCBEditorPCBEditor里面，Edit-PropertisFindByName里面选择Comp(orPin)，点击More；选择将要赋予room属性的元件，点击Apply，左侧下拉列表选择Room，右侧编辑属性；编辑完属性还要确定在PCB板上面的摆放位置Setup-Outlines-RoomOutline；ce-Quickce进行元件摆放，选中ceby34用OrCADCaptureCISroom进行摆roomEditPropertis，下拉列表选择Cadence-Allegro，找到ROOM，修改值；切换到下拉列表中的CurrentPCBEditor；回到PCBEditor重新导入网表File-Import-Logic-ImportCadence；设置摆放位置Setup-Outlines-RoomOutlinece-Quickce进行元件摆放选中cebyroom；第35讲快速布局，摆放过程中如何自动定位找到零ce-Quickce-ceallcomponents；关闭属线Disy-BlankRats-All；将元件一个个的摆放到PackageKeepin里面，选择Edit-Move，右侧FindByName，选中Symbol(orPin)，在下面直接输入元件编号即可；36PCB布局基本知识简单介之后走线尽量要短，所以这些元件尽量靠近DSP，直接接到管脚上是最好的，这扰比较小，可以靠近模拟电路；DSP的滤波电容最好不要随便摆放，尽量在DSP周围均匀摆放，越小的电容越靠近DSP，DSP内部没有管脚的地方也可以放置去要尽可能的靠近DSP，上拉下拉电阻可以稍稍随意一些摆放；第37讲约束规则设置框简介，各部分关Setup-ConstraintsDRC检测，线间距、线宽、线与焊盘间的距离设置；常用的是下面的拓展设计规则，上面的38束规则设置方ConstraintsSetup-Constraints中拓展Setvalues，先在上面取一个名字，ADD进去，然后PropertisNetsNetMore将想要修改的网络名字找出来，找出来给它设置一个属性，Net_Physical_Type，设置一个值；最后返回Setup-Constraints中拓展设计规则中的物理规则设置Assignmenttable，将刚刚设置的属性选择为第一步设置39宽线距规则设置示振到时钟之间的走线越粗越好，线间距也要宽一些；设置方法如上节所讲，Setup-ConstraintsSetvalues；40讲区域约束规则设置AreasAddshapePCB上面画出想要规定的区域，画好之后给这个shape增加一个属性，点击Add下面的Attachproperty,shapesFindByName里面是Property，点击PCB里面的shape就会出现编辑属性框找到Net_Physical_Type和Net_Spacing_ype分别命名，41Setup-ElectricalConstraintSpreadsheet，DSP到RAM之间的数据设置器件模型，加载模型库，赋予器件模首先加载模型库yze-SI/EMIsim-Libraryyze-SI/EMIsim-ModelCadence理器，可以看到现在的数据线和地址线都是显示的X-Net；Constraintmanagerobjects显示设约束管理器里面的objectsFilterBus42讲设置拓扑约束（方法1）RAMFLASH上面，从端接电阻出来的走线到两者首先显示一个地址线的网络Disy-ShowRats-Net，打开约束管理器Setup-ElectricalConstraintSpreadsheetSelectPCB上面显示出来该网络，结束显示走线令，Logic-NetSchedule编辑拓补结构，InsertTTT型连接点点击一下，再去点击第三个引脚，右击Done，T型连接就接好了；其次回到约束管理器创建ECSet刚选择的地址线Create-Electrical-CSet，选中CopyConstraintsFrom，取一个名字；创建好之后将剩余的地址线也设置按照这个拓补结构，选择剩余地址线右击ElectricalCSetReferences，选择刚才所设RAM，不连接FLASH，可以清除；设置好之后再约束管理器ElectricalConstraintSchedule选Temte，VerifySchedule选Yes，应用OK，设置好之后File-Update ysisMode-DRCModes里面的Stublength打开，最下面选择实时检测；43置拓扑约束（方法首先将所要设置的数据总线显示出来Disy-ShowRats-Net，打开约束管理Setup-ElectricalConstraintSpreadsheetSelect；显示出来之后回到约束管理器右击数据总线点击SigXplorer，需要按照我们想要的拓补结然后设置拓补结构Set-Constraints-Wiring，Schedule选Temte，VerifySchedule44讲线长约束设置之前设置好拓补结构，约束管理器里面Setup-ElectricalConstraintSpreadsheet-ElectricalConstraintSet-AllConstraints-UserDefined找到之前设置的总者是引脚到引脚之间的延迟，FromTo是选择所要设定哪两个元件之间的走线(DSPRAM)，从左边将其选入，RuleType选择是按照延时还是长度进行设置，Add，在上面的框OKFile-UpdateConstraintManager更新到约束管理器；回到约束管理器Net-Routing-Min/MaxPropagation，可以看到设置好的走45对延迟设约束管理器里面Setup-ElectricalConstraintSpreadsheet-ElectricalConstraintSet-AllConstraints-UserDefined，右键单击SigXplorer打开拓补约束图，Set-PropDelay（间的TDSP影响尽量减少，另一个是撇开FLASH，单看DSP到RAM之间的所有数据线要等长首先看T型分支，单击New，名字按照它自动生成的就可以，选择T型点到其中一个元件，ScopeLocalT型分支，Global指的是所有数据DSPRAM等长，DeltaTypeDelta可以不管，TolTypeLength，Tolerance为可以的偏差通过仿真可以看到相差多少填好之后单击Add同样再单击New修改成和上一个同样的名字其它与上一个一样设置；其次是DSP到RAM之间的所有数据线设置，单击New，取一个与上面不同的名字，ScopeGlobalOKFile-UpdateConstraintManager更新到约束管理器，设置完之后可以在约束管理器Routing-RelativePropagationDelay中查看；46讲差分规则设置所要设置的差分对的两条网络，右键Create-DifferentialPair，会自动生成一个名Create，Close就创建好了差分对；设置差分对约束规则必须先创建好Net-Routing-DifferentialPair，找到刚才设置好的差分对直接设置数值即可；第二种方法：设置差分对Logic-AssignDifferentialPair，在下拉列表中选中所要设置的两个网络，取一个名字应用OK，设置差分规则Setup-Constraints，下面选中DiffPairValues，单击New，给这个差分规则一个名字，然后设置下面的值，应用后再转到Assign，将该规则赋给刚才所建的差分对，右边下拉列表选中刚才OK。47线准各个层的走线的颜色设置Disy-Color/Visibility，选择要显示的即可Edit-PropertiesFind下面选择Net，然后在more里面将电源地网络选中，点击Apply，此时电源地网络就会在PCB上面显示，然后在弹出的EditProperty里面选中Ratsnest_Schedule，在右侧将其值设置为布线准备：网络的设Disy-Color/Visibility，左上Group选择Disy，可以设置属线、暂时和永久显示的颜色设置完之后Disy-Highlight，然后点击想要显示的网络即可显示出来，默认的是虚线显示，可以设置成实线，看的更加清晰Setup-User实线显示删除显示Disy-Dehighlight，然后直接点击想要删除显示的布线准备：DRC默认的是空心显示，Setup-UserPreferences，左侧下拉列表选择Disy，右蝴蝶结的大小显示设置Setup-DrawingOptions-Disy里面的DRCmarkersize；显示飞线Disy-ShowRats；关闭飞线Disy-BlankRats；然后点击原件布线准备：用不同的颜色同时不同的网络Disy-HighlightFind里面选择NetsOptions里面选择PCB48BGA零件的自动扇Route-FanoutByPickFind里面选择Comps，此时在只会将信号线给fanout器Setup-ElectricalConstraintSpreadsheet，暂时的把电源地的约束规则去掉，fanout右侧Find里面选择Vias和Clines，此时显示起到作用，可以看出哪些是电49工布线、控制面板中内容解Route-ConnectAlt表示打个过孔之后换到哪一层；ViaSetup-Constraints里面设置；Net表示当前你所拉线的网络，若果拉多根线的时候，会度的选择；下面Miter或者是RadiusLinelock的，若果上面选线MiterRadius，是指转角的最小尺度；Linewidth是走线的宽度设置，若果该处设置与物理约束有的话，拉出线来就会DRC错误；Bubble指的是走线的时候若遇到过孔、引脚或者元器件的处理方式；Gridless指布线的时候是否吸附到栅格点上面，不在栅格点上面的时候可etch指替换走线；50右击Addvia；走线：控制线宽Linewidth走线：推挤、抱紧Bubble里面选择Hugonly是抱紧，即画好一条走线Shovevias是指能否推挤过孔，off是不能推挤，Minimal优选选择抱紧，然后推挤，Full优先选择推挤；走线：抓焊盘Snaptoconnectpoint走线：替换走线画完一条走线之后，选中右侧Receetch，再次从该引脚Finish51讲群组布线击右键TempGroup，此时逐个去点击想要的组线；选择好群组线走线时，拉出一根是控制线，换控制线令单击右键ChangeControlTrace，然后单击想要更换的那根线；在走线的时候如果遇到，某一根需要单独走线，单击右键SingleTraceMode之后，将其处理完再取消；52线时信息显示高速布RAM在布线时会给一个相对延时的属性，即等长设置，通常也会给一个线长的最大值和最小值；需要一个窗口实现显示是否约束规则Setup-UserPreferences，左侧下拉列表选择Etch，右侧将allegro_dynam_timing打开，此时画数据线时会动态的显示一个相对延时窗口，allegro_dynam_timing_fixedpos选上，画线时就会固定的在右侧显示相时右侧Dly显示绿色，则代表布线满足最大最小线长要求，显示红色则代表超出Dly和数字靠右侧显示（正值，数字表示超出最大长度的值，单位是我们设置的走线长度单位，刚开始走线时会显示黄色，Dly和RDly和下面显示的意义是一样的；Setup-UserPreferencesEtchallegro_etch_length_on选中，此时画线时会动态显示走线长度；53讲差分布线方法边缘耦合差分对，走线在同一层；在走线时右击选中SingleTraceMode，即可单根布线，布完之后将其取消恢复伴随走线；如果单根布完一条线，另一条也想单根布线，则保持SingleTraceViaViaPattern可以选择过孔位置模式选完之后AddVia添加过孔此时悬挂在鼠标上，的一小段走线，右侧选中Viaswithsegments，则移动时过孔就会跟着走动，如果不选，过孔不移动，只有那一小段走线移动，如果右侧Find里面选择Vias，则移54种高速布线形含TSetup-DrawingOptions-Disy设置T型连接点的大小；T型连接点可以看做Route-SlideFind里面选择ClineSegs，Options里面选择Tswithsegments，此时移动和T型连接点相连的走线，T型连接点会跟随移动；线的那条线，拉出一个框，就会自动布成蛇形走线；右侧Options里面选中AllowDRCsDRCDRC错误报告，如果不选，则在出现DRC错误的情况下不会出现蛇形走线；Route-SpreadBetweenVoids是用在两个过孔之间有信号线，由于过孔挖掉铜皮会对信号产生就会根据该距离自动布线满足这个要求；Route-Gloss是批处理，最好不用；55讲铺铜操作FLASH没做的话，画出的板子是废的！Shape-Polygon多边形/Rectangular矩形/CircularOptions里面选ClassSubclass，Type是铺铜类型，Assignnetname是需要铺铜的网络，选编辑shapeShape-EditBoundary，点击需要编辑的shape，然后在想要编辑的编辑单击拉Type是编辑Edit-DeleteFind里面选择铺铜时忘记指定网络，在画好之后不必删除重新画，Shape-SelectShapeorVoid，点击铜皮右键AssignNet，然后在右侧Options里面的Assignnetname手工Shape-ManualVoid-Polygon多边形/Rectangular矩形/Circular圆形，然后点aeDeeeIsas，tnsalner就会删除该层的所有孤岛；Shape-Polygon多边形/Rectangular矩形/CircularOptions里面选择ClassSubclass，TypeStaticsolid，Assignnetname皮，在画好之后，不能让shape，所以要将其合并，Shape-MergeShapes，56源层分割内电层的分右侧Options里面选择要显示的颜色，然后在Find里面FindByName选择Net，单击M