第4章组合逻辑电路

第4章组合逻辑电路第一页，共191页。4组合逻辑电路4.1组合逻辑电路的分析4.2组合逻辑电路的设计4.3组合逻辑电路中的竞争和冒险4.4常用组合逻辑集成电路4.5组合可编程电路4.6用VerilogHDL描述组合逻辑电路第二页，共191页。教学基本要求1.熟练掌握组合逻辑电路的分析方法和设计方法2.掌握编码器、译码器、数据选择器、数值比较器和加法器的逻辑功能及其应用；3.学会阅读MSI器件的功能表，并能根据设计要求完成电路的正确连接。4.掌握可编程逻辑器件的表示方法,会用PLD实现组合逻辑电路第三页，共191页。4.1组合逻辑电路分析第四页，共191页。概述逻辑电路组合逻辑电路时序逻辑电路功能：输出只取决于当前的输入。组成：门电路，不存在记忆元件。功能：输出取决于当前的输入和原来的状态。组成：组合电路、记忆元件。第五页，共191页。组合电路的研究内容：分析：设计：给定逻辑图得到逻辑功能分析

给定逻辑功能画出逻辑图设计第六页，共191页。4.1组合逻辑电路分析分析步骤：电路结构输入输出之间的逻辑关系1、由逻辑图逐级写出各输出端的逻辑表达式；2、化简和变换逻辑表达式；3、列出真值表；4、根据真值表或逻辑表达式，分析确定其功能。第七页，共191页。例1

：分析如图所示逻辑电路的功能。1.根据逻辑图写出输出函数的逻辑表达式2.列写真值表。

111011101001110010100000CBA解：10010110L00111100Z第八页，共191页。3.确定逻辑功能：

输入变量的取值中有奇数个1时，L为1，否则L为0,如要实现偶校验，电路应做何改变？111011101001110010100000CBA10010110L00111100Z电路具有为奇校验功能。第九页，共191页。例2：分析下图的逻辑功能。

&&&ABF11第十页，共191页。真值表特点：输入相同为“1”；输入不同为“0”。同或门=1ABF第十一页，共191页。例3：分析下图的逻辑功能。

&&&&ABF第十二页，共191页。真值表特点：输入相同为“0”；输入不同为“1”。异或门=1ABF第十三页，共191页。例4：分析下图的逻辑功能。

BMF&2&3&4A1第十四页，共191页。真值表特点：M=“1”时，F=AM=“0”时，F=B第十五页，共191页。1方法二：分析下图的逻辑功能。

01被封锁1=1BMF&2&3&4A1第十六页，共191页。=010被封锁1特点：

M=1时选通A路信号；

M=0时选通B路信号。M&2&3&4AB1F选通电路第十七页，共191页。例5：试分析下图所示组合逻辑电路的逻辑功能。解：1、根据逻辑电路写出各输出端的逻辑表达式，并进行化简和变换。X=A第十八页，共191页。2、列写真值表X=A真值表111011101001110010100000ZYXCBA000011110011110001011010第十九页，共191页。

这个电路逻辑功能是对输入的二进制码求反码。3、确定电路逻辑功能真值表111011101001110010100000ZYXCBA000011110011110001011010

最高位为符号位，0表示正数，1表示负数，正数的反码与原码相同；负数的数值部分是在原码的基础上逐位求反。第二十页，共191页。作业：P1924.1.2、4.1.4、4.1.5第二十一页，共191页。4.2组合逻电路设计第二十二页，共191页。1、逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变量，并定义逻辑状态的含义；2、根据逻辑描述列出真值表；3、由真值表写出逻辑表达式;5、画出逻辑图。4、根据器件的类型,简化和变换逻辑表达式设计步骤

4.2组合逻辑电路的设计任务要求最简单的逻辑电路第二十三页，共191页。例1：某产品有A、B、C三项质量指标，若其中二项指标符合要求，则该产品就算合格，要求设计一个自动筛选装置，完成该逻辑功能。质量指标符合为逻辑“1”

不符合为逻辑“0”

产品合格为逻辑“1”

不合格为逻辑“0”1.逻辑抽象定逻辑变量，指明逻辑符号取“0”、“1”的含义。2.根据题意列出真值表。第二十四页，共191页。真值表3.画出卡诺图，并用卡诺图化简：ABACBCABC0001111001

11110000第二十五页，共191页。4.根据逻辑表达式画出逻辑图。&1&&ABBCF(1)用与或门实现第二十六页，共191页。&&&&ABCF(2)用与非门实现第二十七页，共191页。例2：在举重比赛中，有三个裁判：一个主裁判和二个副裁判。在他们面前各有一个按钮，只有当三个裁判均按键时，或一个主裁判和一个副裁判同时按下自己面前的按钮时，表示“杠铃举上”。要求完成该装置逻辑功能设计，试列出该逻辑关系的真值表。

主裁判A

副裁判B、C

按钮按为逻辑“1”

不按为逻辑“0”“杠铃F举上”为逻辑“1”

否则为逻辑“0”1.逻辑抽象定逻辑变量，指明逻辑符号取“0”、“1”的含义。2.根据题意列出真值表。第二十八页，共191页。ABC0001111001

3.画出卡诺图，并用卡诺图化简：11100000ACAB第二十九页，共191页。4.根据逻辑表达式画出逻辑图。&1&ABBCF(1)用与或门实现第三十页，共191页。&&&ABCF(2)用与非门实现第三十一页，共191页。例3

某火车站有特快、直快和慢车三种类型的客运列车进出，试用两输入与非门和反相器设计一个指示列车等待进站的逻辑电路，3个指示灯一、二、三号分别对应特快、直快和慢车。列车的优先级别依次为特快、直快和慢车，要求当特快列车请求进站时，无论其它两种列车是否请求进站，一号灯亮。当特快没有请求，直快请求进站时，无论慢车是否请求，二号灯亮。当特快和直快均没有请求，而慢车有请求时，三号灯亮。第三十二页，共191页。解：1、逻辑抽象。输入请求信号:I0：特快

I1：直快

I2：慢车有进站请求：“1”

没有进站请求：“0”输出指示灯信号:L0：特快

L1：直快

L2：慢车灯亮：“1”灯灭：“0”输入输出I0I1I2L0L1L20000001××10001×0100010012、根据题意列出真值表3、画出卡诺图，并用卡诺图化简。4、写出各输出逻辑表达式。I0I1I20001111001

11100001I0L0L0=I0

第三十三页，共191页。输入输出I0I1I2L0L1L20000001××10001×010001001I0I1I20001111001

00000110L1I0I1I20001111001

00001000L2第三十四页，共191页。L0=I0

5、根据要求将上式变换为与非形式

6、根据输出逻辑表达式画出逻辑图。第三十五页，共191页。例4：

试设计一个码转换电路，将4位格雷码转换为自然二进制码。可以采用任何逻辑门电路来实现。解：(1)明确逻辑功能，列出真值表。设输入变量为G3、G2、G1、G0为格雷码，

当输入格雷码按照从0到15递增排序时，可列出逻辑电路真值表输出变量B3、B2、B1和B0为自然二进制码。第三十六页，共191页。0111010001100101010101110100011000110010001000110001000100000000B3

B2

B1

B0G3

G2

G1

G0输出输入1111100011101001110110111100101010111110101011111001110110001100B3

B2

B1

B0G3

G2

G1

G0输出输入逻辑电路真值表第三十七页，共191页。(2)画出各输出函数的卡诺图，并化简和变换。33GB=B301110100011001010101011

101000110001

1001000100011000100010000000

0B3

B2

B1

B0G3

G2

G1

G0输出输入1111100011101001110110111100101010111110101011111001110110001100B3

B2

B1

B0G3

G2

G1

G0输出输入01110100011001010101011

101000110001

1001000100011000100010000000

0B3

B2

B1

B0G3

G2

G1

G0输出输入1111100011101001110110111100101010111110101011111001110110001100B3

B2

B1

B0G3

G2

G1

G0输出输入

0

0

0

0

0

0

0

0

1

1

1

1

1

1

1

1

B30001111000011110G3G2G1G0第三十八页，共191页。=2B+2G3G2G3G01110100011001010101011

101000110001

1001000100011000100010000000

0B3

B2

B1

B0G3

G2

G1

G0输出输入1111100011101001110110111100101010111110101011111001110110001100B3

B2

B1

B0G3

G2

G1

G0输出输入B20

0

0

0

1

1

1

1

0

0

0

0

1

1

1

1

B20001111000011110G3G2G1G0第三十九页，共191页。01110100011001010101011

1010001100011001000100011000100010000000

0B3

B2

B1

B0G3

G2

G1

G0输出输入1111100011101001110110111100101010111110101011111001110110001100B3

B2

B1

B0G3

G2

G1

G0输出输入B1

0

0

1

1

1

1

0

0

0

0

1

1

1

1

0

0

B10001111000011110G3G2G1G0第四十页，共191页。+2G3G1B=1G+2G3G1G2G3G1G+2G3G1G=(2G3G)+2G3G1G+2G3G+2G3G1GB1

0

0

1

1

1

1

0

0

0

0

1

1

1

1

0

0

B10001111000011110G3G2G1G0=Å3G2GÅ1G第四十一页，共191页。0B=Å3G2GÅ1GÅ0G0

1

0

1

1

0

1

0

0

1

0

1

1

0

1

0

B0

01110100011001010101011

1010001100011001000100011000100010000000

0B3

B2

B1

B0G3

G2

G1

G0输出输入1111100011101001110110111100101010111110101011111001110110001100B3

B2

B1

B0G3

G2

G1

G0输出输入B00001111000011110G3G2G1G0第四十二页，共191页。(3)根据逻辑表达式，画出逻辑图第四十三页，共191页。作业：P194

4.2.7、4.2.9

第四十四页，共191页。4.3

组合逻辑电路中的竞争冒险第四十五页，共191页。4.3

组合逻辑电路中的竞争冒险4.3.1

产生的竞争冒险的原因4.3.2

消去竞争冒险的方法第四十六页，共191页。AFAF理想：4.3.1

产生的竞争冒险的原因第四十七页，共191页。原因At1t2竞争冒险现象AFA=0,A=0F=A+A=0AF第四十八页，共191页。

如果输出门电路的两个输入信号A与A是输入变量A经过两个不同的传输路径而来，那么，当A发生突变时，输出端便有可能产生尖脉冲。竞争冒险产生竞争:当一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差异的现象。冒险:两个输入端的信号取值的变化方向是相反时，如门电路输出端的逻辑表达式简化成两个互补信号相乘或者相加，由竞争而可能产生输出干扰脉冲的现象。AF第四十九页，共191页。竞争冒险产生产生竞争冒险的逻辑：例：当B=C=1时，第五十页，共191页。一、接入滤波电容4.3.2

消去竞争冒险的方法第五十一页，共191页。1.发现并消除互补变量

A

B

C

1

&

L

B=C=0时为消掉AA，变换逻辑函数式为))((CABAL++=可能出现竞争冒险。AAF=BCBAACF++=4.3.2

消去竞争冒险的方法二、修改逻辑设计第五十二页，共191页。三、引入选通脉冲例：B=C=1时出现竞争冒险4.3.2

消去竞争冒险的方法2.发现并消除互补变量第五十三页，共191页。4.4若干典型的组合逻辑集成电路第五十四页，共191页。4.4若干典型的组合逻辑集成电路4.4.1编码器4.4.2译码器/数据分配器4.4.3数据选择器4.4.4数值比较器4.4.5算术运算电路第五十五页，共191页。1.编码器(Encoder)的概念与分类编码：赋予二进制代码特定含义的过程称为编码。如：8421BCD码中，用1000表示数字8如：ASCII码中，用1000001表示字母A等编码器：具有编码功能的逻辑电路。4.4.1编码器4.4若干典型的组合逻辑集成电路第五十六页，共191页。能将每一个编码输入信号变换为不同的二进制的代码输出。编码器的逻辑功能：1.编码器(Encoder)的概念与分类二进制编码器的结构框图I0

I1

Yn-1

Y0

Y1

1n2-I二进制

编码器

2n个

输入

n位二进制码输出

第五十七页，共191页。设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表（即真值表），然后写出逻辑表达式并进行化简，最后画出逻辑图。设4个输入端为I0I3，四种状态，与之对应的输出设为F0、F1，共2位二进制数。I0F0编码器F1I1I2I3例1：

4线─2线普通二进制编码器(设计)2.普通编码器的工作原理该编码器为输入高电平有效第五十八页，共191页。真值表输入输出×I0I1I2I3000111100001111011×××××××0××××0表达式F0化简×I0I1I2I3000111100001111011×××××××0××××0F1第五十九页，共191页。用或门实现I0I1I2I3F1F0≥1≥1第六十页，共191页。I0I1I2I3&&F1F01111用与非门实现第六十一页，共191页。例2：三位二进制编码器设计。八线-三线编码器设八个输入端为I0I7，八种状态，与之对应的输出设为F0、F1、F2，共三位二进制数。I0F0编码器F1F2I1I2I3I4I5I6I7第六十二页，共191页。真值表第六十三页，共191页。真值表第六十四页，共191页。用或门实现I0I1I2I3I4I5I6I7F2F1F0≥1≥1≥1第六十五页，共191页。I0I1I2I3I4I5I6I7&&&F2F1F011111111用与非门实现第六十六页，共191页。例3：键盘输入8421BCD码编码器（分析）代码输出使能标志编码输入

第六十七页，共191页。

输入输出S0S1S2S3S4S5S6S7S8S9ABCDGS111111111100000111111111010011111111110110001111111101101111111111011101101111110111101011111101111101001

111011111100111

110111111100101

101111111100011

011111111100001

该编码器为输入低电平有效2.键盘输入8421BCD码编码器功能表

第六十八页，共191页。当所有的输入都为1时，F1F0=？I2=I3=1时，F1F0=？3.优先编码器优先编码器的提出：I0I1I2I3F1F0≥1≥14线─2线普通二进制编码器无法输出有效编码。结论：普通编码器不能同时输入两个已上的有效编码信号第六十九页，共191页。

实际应用中，经常有两个或更多输入编码信号同时有效。

必须根据轻重缓急，规定好这些外设允许操作的先后次序，即优先级别。

识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。3.

优先编码器

第七十页，共191页。例：优先编码器线(4─2线优先编码器)（设计）（1）列出功能表输入输出I0I1I2I3F1F0100000×10001××1010×××111高低输入编码信号高电平有效，输出为二进制代码输入编码信号优先级从高到低为I0I3~输入为编码信号I3

I0输出为F1F0输入输出I0I1I2I3F1F00000000111001010001111010001010111011010011111输入输出I0I1I2I3F1F0100000100111101010101111110001110111111010111111第七十一页，共191页。（2）写出逻辑表达式（3）画出逻辑电路（略）3321III=I+输入输出I0I1I2I3F1F00000000111001010001111010001010111011010011111输入输出I0I1I2I3F1F0100000100111101010101111110001110111111010111111I0I1I2I30001111000011110

101111111001111F1I0I1I2I30001111000011110

111010111011010F0第七十二页，共191页。优先编码器CD4532的示意框图、引脚图4集成电路编码器第七十三页，共191页。CD4532电路图第七十四页，共191页。

优先编码器CD4532功能表输入输出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEO0××××××××000001000000000000111×××××××11110101××××××110101001×××××1011010001××××10010100001×××011101000001××0101010000001×0011010000000100010为什么要设计GS、EO输出信号？第七十五页，共191页。用二片CD4532构成16线-4线优先编码器,其逻辑图如下图所示，试分析其工作原理。。CD4532(Ⅱ)

I0

I1

I2

I3

I4

I5

I6

I7

Y0

Y1

Y2

EO

EIGS

I0

I1

I2

I3

I4

I5

I6

I7

Y0

Y1

Y2

EO

EI

GS

EI2

EO2

EI1EO1

A8

A9

A10

A11

A12

A13

A14

A15

A0

A1

A2

A3

A4

A5

A6

A7

L0

L1

GS2

L2

GS

GS1

G3

G2

G1

G0

L3

≥1≥1≥1≥1CD4532(Ⅰ)00

0000无编码输出0000第七十六页，共191页。11若无有效电平输入0111那块芯片的优先级高？1若有效电平输入01第七十七页，共191页。。100若有效电平输入1111110第七十八页，共191页。1.译码器的概念与分类译码器：具有译码功能的逻辑电路称为译码器。4.4.2

译码器/数据分配器译码：是编码的逆过程，即将某二进制翻译成电路的某种状态。n=2——2n=4，2—4译码n=3——2n=8，3—8译码二进制译码器的结构框图I0

I1

Y2n-1

Y0

Y1

1n-I二进制

译码器

2n个

输出

n位二进制码输入

第七十九页，共191页。译码器的分类：

唯一地址译码器代码变换器将一系列代码转换成与之一一对应的有效信号。将一种代码转换成另一种代码。二进制译码器二—十进制译码器显示译码器常见的唯一地址译码器：4.4.2

译码器/数据分配器第八十页，共191页。(a)74HC139集成译码器(2-4线译码器)(1.)二进制译码器2.集成电路译码器二进制码电路输出状态控制端第八十一页，共191页。输入控制端输出2-4线译码器（分析）1111A1A00001101110&&&&A1A011111第八十二页，共191页。2-4线译码器（分析）00110A1A0000110110100&&&&A1A011111111第八十三页，共191页。A1A0000110112-4线译码器（分析）&&&&A1A011111100100110111第八十四页，共191页。A1A000011011&&&&A1A0111110110001012-4线译码器（分析）111第八十五页，共191页。A1A000011011&&&&A1A011111110001112-4线译码器（分析）0111第八十六页，共191页。74LS139的功能表“–”表示低电平有效。E——选通端第八十七页，共191页。74LS139管脚图一片139中含两个2-4译码器116第八十八页，共191页。应用：利用线译码器分时将采样数据送入计算机。2-4线译码器ABCD三态门三态门三态门三态门总线第八十九页，共191页。2-4线译码器ABCD三态门三态门三态门三态门总线000全为1工作原理：（以A1A0=00为例）数据脱离总线第九十页，共191页。2-4线译码器ABCD三态门三态门三态门三态门总线10工作原理：（以A1A0=01为例）数据脱离总线0全为1第九十一页，共191页。2-4线译码器ABCD三态门三态门三态门三态门总线10工作原理：（以A1A0=01为例）数据脱离总线0全为1

若需选择的三态门多于4个，怎么办？第九十二页，共191页。(b)

3-8线译码器74HC138（74LS138）功能表011111111110011011111101100111011111101001111011110010011111011111000111111011010001111111011000011111111000000111111111×××××011111111×××1××11111111××××1×A2E3输出输入A1A0第九十三页，共191页。74HC138集成译码器逻辑图第九十四页，共191页。116T4138A0UccGND74LS138A1A2E1E2E3Y7Y6Y5Y4Y3Y2Y1Y03-8线译码器74HC138（74LS138）的管脚图——选通端——输入三进制代码——译码器输出输出门均被封锁译码器正常工作第九十五页，共191页。3-8线译码器74HC138（74LS138）真值表011111111110011011111101100111011111101001111011110010011111011111000111111011010001111111011000011111111000000111111111×××××011111111×××1X×11111111××××1×A2E3输出输入A1A0实现逻辑第九十六页，共191页。1)译码器的扩展用74X139和74X138构成5线-32线译码器3.译码器的应用第九十七页，共191页。2)已知下图所示电路的输入信号的波形试画出译码器输出的波形。3.译码器的应用第九十八页，共191页。~3线–8线译码器的~

含三变量函数的全部最小项。Y0Y7基于这一点用该器件能够方便地实现三变量逻辑函数。3)用译码器实现逻辑函数。...当E3=1，E2=E1=0时第九十九页，共191页。例1：试用T4138的3—8译码器和门电路产生如下多输出逻辑函数的逻辑图T4138逻辑设计：令A2=C，A1=B，A0=A第一百页，共191页。令A2=C，A1=B，A0=AABC1Z1&Z2&Z3&116T4138A0UccGND74LS138A1A2E1E2E3Y7Y6Y5Y4Y3Y2Y1Y000电路实现

在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数.第一百零一页，共191页。例2：试用74138的3—8译码器和门电路产生如下输出逻辑函数的逻辑图设计：先转换成与非表达式0100011110

ABC111ABCZ&116T4138A0UccGND74LS138A1A2E1E2E3Y7Y6Y5Y4Y3Y2Y1Y0令A2=CA1=BA0=A001第一百零二页，共191页。例2：试用74138的3—8译码器和门电路产生如下输出逻辑函数的逻辑图设计：先转换成与非表达式0100011110

ABC111CBAZ&116T4138A0UccGND74LS138A1A2E1E2E3Y7Y6Y5Y4Y3Y2Y1Y0令A2=AA1=BA0=C001第一百零三页，共191页。例3：利用3线－8线译码器产生一组多输出逻辑函数译码器的逻辑表达式解：令A2=AA1=BA0=C第一百零四页，共191页。74LS138A0A1A2E3CBA1Z4Z3Z2Z1&&&&例3的电路图第一百零五页，共191页。n-2n

线译码器，包含了n变量所有的最小项。加上或门或与非门，可以组成任何形式的输入变量小于n的组合逻辑函数。用线译码器设计多输出计逻辑电路小结

若要产生多输出逻辑函数时,使用译码器+门电路较有利。第一百零六页，共191页。

试用3线—8线译码器和门电路实现以下函数：补充作业：第一百零七页，共191页。二---十进制编码显示译码器显示器件在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。bcdefga显示器件：常用的是七段显示器件和液晶显示器。4.显示译码器第一百零八页，共191页。abcdfgabcdefg01

01100002

1101101e七段显示器件的工作原理：共阴极abcdefg1111110第一百零九页，共191页。共阳极abcdefg+5Vabcdefg0

00000011

10011112

0010010abcdfge第一百一十页，共191页。CMOS七段显示译码器74HC4511

灯测试端消隐输入端锁存端

当BL=0时，不管其它输入端状态如何，七段数码管均处于熄灭（消隐）状态，不显示数字。

当BL=1，LT=0时，七段均发亮，显示“8”。用来检测数码管是否损坏。LE=1时译码器是锁定保持状态第一百一十一页，共191页。LT110111110011109111111100011108000011111101107111110001101106110110110101105110011000101104100111111001103101101101001102000011010001101011111100001100gfedcba字形输出输入十进制或功能D3D2D1D0BLLECMOS七段显示译码器74HC4511功能表(第1页)第一百一十二页，共191页。**××××111锁存熄灭0000000××××10×灭灯1111111××××0××灯测试熄灭0000000111111015熄灭0000000011111014熄灭0000000101111013熄灭0000000001111012熄灭0000000110111011熄灭0000000010111010LTgfedcba字形输出输入十进制或功能BLLED3D2D1D0CMOS七段显示译码器741C4511功能表(第2页)第一百一十三页，共191页。74HC4511与七段显示器件的连接：bfacdegbfacdegBIDCBA+5V第一百一十四页，共191页。例由74HC4511构成24小时及分钟的译码电路如图所示，试分析小时高位是否具有零熄灭功能。第一百一十五页，共191页。

集成二–十进制译码器－7442功能：将8421BCD码译成为10个状态输出。第一百一十六页，共191页。对于BCD代码以外的伪码（1010～1111这6个代码）Y0～Y9均为高电平。（2）集成二–十进制译码器——7442功能表十进制数BCD输入输出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110第一百一十七页，共191页。5.多路分配器输入信号在一组输出端中，选择从某一路输出，该传输电路称为多路分配器。控制信号输入信号输出信号多路分配器类似一个多投开关。选择从哪一路输出由相应的一组控制信号控制。A0A1Y3Y2Y1Y0X第一百一十八页，共191页。1111A1A0Y1Y2&&&&Y3Y0X四输出分配器原理第一百一十九页，共191页。用译码器实现数据分配器

010当ABC=010时，Y2=DCBA第一百二十页，共191页。输入输出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y700XXXX11111111100000011111111000011011111110001011011111100011111011111001001111011110010111111011100110111111011001111111111074HC138译码器作为数据分配器时的功能表第一百二十一页，共191页。4.3.3数据选择器从一组数据中选择一路信号进行传输的电路，称为数据选择器。控制信号输入信号输出信号数据选择器也类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。S0S1D3D2D1D0W1.数据选择器的定义与功能

第一百二十二页，共191页。1D01D11D21D31E11111S1S0&1Y2.四选一集成数据选择器74LS15300号与门01号与门02号与门03号与门2位地址码输入端使能信号输入端，低电平有效数据输出端数据输入端工作原理第一百二十三页，共191页。74LS153的管脚图11674LS1531ES11D31D21D11D02D32D22D12D02ES0UccGND1Y2Y第一百二十四页，共191页。功能表选通控制端：为选通端，低电平有效。选择端S1S0

：为两个4选1数据选择器共用。四选一集成数据选择器74LS153第一百二十五页，共191页。例1：用一片74LS153组成8选1。D1D7D0D2D3D4D5D61Y

令：A2=0时，(1)工作；A2=1时，(2)工作。设计：1D01D11D21D32D02D12D22D374LS153(1)(2)S1S0EEA2(低位）(高位）A0A11选择信号（三位）第一百二十六页，共191页。分析用数据选择器设计逻辑电路类似三变量函数的表达式！功能表第一百二十七页，共191页。例2：利用四选一选择器实现如下逻辑函数。与四选一选择器输出的逻辑式比较可以令：变换第一百二十八页，共191页。接线图D0D1D2D3S0S1WFERY“1”74LS153第一百二十九页，共191页。74LS151功能框图D7YYE74HC151D6D5D4D3D2D1D0S2S1S03.8选1数据选择器74HC15174HC151功能图第一百三十页，共191页。2个互补输出端8路数据输入端1个使能输入端3个地址输入端74LS151的逻辑图74HC151工作原理第一百三十一页，共191页。当E=1时，Y=0当E=0时74HC151功能表输入输出使能选择YYES2S1S01XXX010000D00001D10010D20011D30100D40101D50110D60111D7第一百三十二页，共191页。①数据选择器组成逻辑函数产生器控制Di，就可得到不同的逻辑函数。74LS151的应用当D0=D3=D5=

D7=0D1=D2=D4=

D6=1时：当D0=D3=D5=

D7=1D1=D2=D4=

D6=0时：D7YYE74LS151D6D5D4D3D2D1D0S2S1S0当E=0时：第一百三十三页，共191页。比较Y与L，当

D3=D5=D6=D7=1D0=D1=D2=D4=0时，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ10Y=L例：试用8选1数据选择器74LS151产生逻辑函数解:第一百三十四页，共191页。利用8选1数据选择器组成函数产生器的一般步骤a、将函数变换成最小项表达式b、将使器件处于使能状态c、地址信号S2、S1

、S0

作为函数的输入变量d、处理数据输入D0~D7信号电平。逻辑表达式中有mi,则相应Di=1，其他的数据输入端均为0。总结:第一百三十五页，共191页。用两片74151组成二位八选一的数据选择器②数据选择器的扩展位的扩展第一百三十六页，共191页。字的扩展将两片74LS151连接成一个16选1的数据选择器，第一百三十七页，共191页。③实现并行数据到串行数据的转换第一百三十八页，共191页。作业：P1974.4.154.4.194.4.21(2)第一百三十九页，共191页。1.1位数值比较器(设计)

数值比较器：对两个1位数字进行比较（A、B），以判断其大小的逻辑电路。输入：两个一位二进制数

A、B。

输出：FBA>=1，表示A大于BFBA<=1，表示A小于BFBA==1，表示A等于B4.4.4数值比较器比较器的分类：（1）仅比较两个数是否相等。（2）除比较两个数是否相等外，还要比较两个数的大小。第一类的逻辑功能较简单，下面重点介绍第二类比较器。第一百四十页，共191页。1.一位数值比较器功能表逻辑图11&&1ABA<BA>BA=BABA>BA<BA=B逻辑符号第一百四十一页，共191页。2、2位数值比较器：输入：两个2位二进制数

A=A1A0B=B1B0能否用1位数值比较器设计两位数值比较器?比较两个2位二进制数的大小的电路当高位（A1、B1）不相等时，无需比较低位（A0、B0），高位比较的结果就是两个数的比较结果。当高位相等时，两数的比较结果由低位比较的结果决定。用一位数值比较器设计多位数值比较器的原则第一百四十二页，共191页。

真值表001010100A0>B0A0<B0A0=B0A1=B1A1=B1A1=B1010×A1<B1001×A1>B1FA=BFA<BFA>BA0

B0A1

B1输出输入FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)A1A0

B1B0第一百四十三页，共191页。FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)两位数值比较器逻辑图第一百四十四页，共191页。3.集成数值比较器74LS85(1)集成数值比较器74LS85的功能74LS85的引脚图

74LS85是四位数值比较器，其工作原理和两位数值比较器相同。74LS85的示意框图例：1110A1101B第一百四十五页，共191页。4位数值比较器74LS85的功能表输入输出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3

>B3××××××100A3

<B3××××××010A3

=B3A2

>B2×××××100A3

=B3A2

<B2×××××010A3

=B3A2

=B2A1

>B1××××100A3

=B3A2

=B2A1

<B1××××010A3

=B3A2

=B2A1

=B1A0

>B0×××100A3

=B3A2

=B2A1

=B1A0

<B0×××010A3

=B3A2

=B2A1

=B1A0

=B0100100A3

=B3A2

=B2A1

=B1A0

=B0010010A3

=B3A2

=B2A1

=B1A0

=B0××1001A3

=B3A2

=B2A1

=B1A0

=B0110000A3

=B3A2

=B2A1

=B1A0

=B0000110第一百四十六页，共191页。用两片74LS85组成8位数值比较器（串联扩展方式）。（2）集成数值比较器的位数扩展输入:A=A7A6A5A4A3A2A1A0B=B7B6B5B4B3B2B1B0输出:FBA>FBA<FBA=高位片输出低位片B3A3~B0A0B7A7~B4A4第一百四十七页，共191页。用四片74LS85组成16位数值比较器（串联扩展方式）。高位片

输出B11A11~B8A8B15A15~B12A12低位片B3A3~B0A0B7A7~B4A4第一百四十八页，共191页。用74HC85组成16位数值比较器的并联扩展方式。B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12输出第一百四十九页，共191页。作业：P1994.4.26第一百五十页，共191页。11011001+举例：A=1101,B=1001，计算A+B。011010011加法运算的基本规则：(1)逢二进一。(2)最低位是两个数最低位的叠加，不需考虑进位。(3)其余各位都是三个数相加，包括加数被、加数和低位来的进位。(4)任何位相加都产生两个结果：本位和、向高位的进位。用半加器实现用全加器实现4.4.5算术运算电路1、半加器和全加器第一百五十一页，共191页。半加器半加运算不考虑从低位来的进位。设：A---加数；B---被加数；S---本位和；C---进位。真值表表达式逻辑图HAABCS逻辑符号=1&ABSCAB+SC00010110第一百五十二页，共191页。全加器：Ai---加数；Bi---被加数；Ci-1---低位的进位；Si---本位和；Ci---进位。AiBiCi-1SiCi

0

0

0

0

0

1

0

1

0

0

1

1

1

0

0

1

0

1

1

1

0

1

1

1

真值表0010100110011101第一百五十三页，共191页。半加和：所以，全加和：AiBiCi-1SiCiFA逻辑图逻辑符号HAHA1AiBiCi-1SiCiS'S'C'C'

你能用74151\74138设计全加器吗?

用这两种器件组成逻辑函数产生电路,有什么不同?第一百五十四页，共191页。

全加器SN74LS183的管脚图114SN74LS1831Ai1Bi1Ci-11Ci1Si2Ci-12Ci2Si2Ai2BiUCCGND第一百五十五页，共191页。加法器的应用1110100110010100全加器真值表111011101001110010100000CSCBAABC有奇数个1时S为1；ABC有偶数个1或ABC全为0时，S为0。-----用全加器组成三位二进制代码奇偶校验器第一百五十六页，共191页。例：用一片SN74LS183构成两位串行进位全加器。D1BiCi-1SiCiFAAiBiCi-1SiCiFAAiA2A1B2B1D2C串行进位（1）串行进位加法器2、多位数加法器第一百五十七页，共191页。如何用1位全加器实现两个四位二进制数相加？

A3

A2A1

A0+B3

B2

B1

B0=?低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。

A0B0

S0

C0FA0

A1B1

S1

C1FA1

A2B2

S2

C2FA2

A3B3

S3

C3FA30第一百五十八页，共191页。定义两个中间变量Gi和Pi：Gi=AiBi

（2）超前进位加法器

提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。定义第i位的进位信号（Ci

）：Ci=Gi＋Pi

Ci-1第一百五十九页，共191页。

4位全加器进位信号的产生：C0=G0+P0C-1

C1=G1+P1C0C1=G1+P1G0+P1P0C-1

C2=G2+P2C1

C2=G2+P2G1+P2

P1G0+P2

P1P0C-1

C3=G3+P3C2=G3+P3

（G2+P2C1)=G3+P3G2+P3P2C1