第四章内嵌式逻辑分析仪的使用

第四章内嵌式逻辑分析仪的使用第一页，共四十四页，2022年，8月28日

§4.内嵌式逻辑分析仪的使用

一、在FPGA平台下测试与测量技术(Test&Measurement)第二页，共四十四页，2022年，8月28日

测试与测量技术是信息产业的三大关键技术之一，随着中国电子信息产业的飞速发展，测试测量技术及相关的仪器仪表已成为信息化带动工业化的重要纽带。就FPGA/CPLD来看，其规模越来越大，设计任务的复杂性也不断提高，所以如何把握好产品的质量就成为最为重要的部分。硬件测试是产品从研发走向生产的必经阶段，也是决定产品质量的重要环节，如何将测试工作开展的更全面、更仔细、更专业完善也是众多电子通信企业所追求的目标。可测性设计(DesignForTest,DFT)第三页，共四十四页，2022年，8月28日二、硬件测试种类指标测试功能测试容限测试容错测试—FIT长时间验证测试可靠性数据预计一致性测试评估§4.内嵌式逻辑分析仪的使用第四页，共四十四页，2022年，8月28日

三、T&M方法①、传统“探头”方法：万用表、示波器、逻辑分析仪、相位分析仪、…

§4.内嵌式逻辑分析仪的使用第五页，共四十四页，2022年，8月28日

四、T&M方法（1）1）缺少空余I/O引脚。设计中器件的选择依据设计规模而定，通常所选器件的I/O引脚数目和设计的需求是恰好匹配的。2）I/O引脚难以引出。设计者为减小电路板的面积，大都采用细间距工艺技术，在不改变PCB板布线的情况下引出I/O引脚非常困难。3）外接逻辑分析仪有改变FPGA设计中信号原来状态的可能，因此难以保证信号的正确性。4）传统的逻辑分析仪价格昂贵，将会加重设计方的经济负担。

①、传统“探头”方法：万用表、示波器、逻辑分析仪、相位分析仪、…§3.内嵌式逻辑分析仪的使用第六页，共四十四页，2022年，8月28日②、基于JTAG的边界扫描测试(BoardScanTest,BST)

20世纪80年代,联合测试行动组(JointTestActionGroup,简称JTAG)起草了边界扫描测试(BoundaryScanTesting,简写BST)规范,后来在1990年被批准为IEEE标准1149.121990规定,简称JTAG标准。两大优点:方便芯片的故障定位,迅速准确地测试两个芯片管脚的连接是否可靠,提高测试检验效率;具有JTAG接口的芯片,内置一些预先定义好的功能模式,通过边界扫描通道来使芯片处于某个特定的功能模式,以提高系统控制的灵活性和方便系统设计。4.T&M方法（2）第七页，共四十四页，2022年，8月28日BST测试原理:

边界扫描测试是通过在芯片的每个I/O脚附加一个边界扫描单元(BSC,boundaryscancell)以及一些附加的测试控制逻辑实现的,BSC主要是由寄存器组成的。每个I/O管脚都有一个BSC,每个BSC有两个数据通道:一个是测试数据通道,测试数据输入TDI(testdatainput)、测试数据输出TDO(testdata

output);另一个是正常数据通道,正常数据输入NDI(normal

datainput)、正常数据输出NDO(normaldataoutput)。如图所示。4.T&M方法（2）第八页，共四十四页，2022年，8月28日③.基于JTAG的内部逻辑测试

CPLD/FPGA设计中，在可编程逻辑器件芯片中嵌入某种功能模块，与EDA工具软件相配合提供一种嵌入式的逻辑分析仪，帮助测试工程师发现系统设计内部的逻辑问题。Altera的SignalTapIIXilinx的ChipScopePro4.T&M方法（3）第九页，共四十四页，2022年，8月28日④.混合测试技术

一些FPGA厂商已开始与传统逻辑分析仪厂商联合开发组合技术(见图3)。例如Agilent

和Xilinx最近联合为Xilinx的ChipScope开发2M状态深存储器。这一解决方案把内部逻辑分析内核用于触发。在满足内核的触发条件时，内核把信号信息从经路由的结点传送到内核，再送到引脚。引脚通过mictor连接器接到一个小的外部跟踪核。该解决方案融入了TDM复用，以减少调试专用引脚数。根据内部电路的速度，复用压缩可能是1:1，2:1或4:1。由于迹线未在内部保存，因此IP内核要小于带迹线存储器的逻辑分析IP。图3:混合内部和传统逻辑分析的第一个例子是Agilent和Xilinx联合为ChipScopePro开发的深存储器，通过TDM复用能把引脚数减到最少。第十页，共四十四页，2022年，8月28日五、嵌入式逻辑分析仪三项主要优点：1.它们的使用不增加引脚。可通过FPGA上已有的专门JTAG引脚访问，即使没有其它可用引脚，这种调试方法也能得到内部可视能力。2.简单的探测。探测包括把结点路由到内部逻辑分析仪的输入，不需要担心为得到有效信息，应如何连接到电路板上，也不存在信号完整性问题。3.内核是便宜的。FPGA厂商把他们的业务模型建立于用芯片所获取价值的基础上，注：内核包含触发电路，以及用于设置测量和内部RAM，以保存数据的资源。§4.内嵌式逻辑分析仪的使用第十一页，共四十四页，2022年，8月28日三项主要缺点：1．内核的尺寸限制了FPGA中逻辑资源的利用。此外由于波形数据占用FPGA内部存储器，使信号采样的数据量有限。2.设计工程师必须放弃把内部存储器用于调试，存储器的利用取决于系统的设计。3.内部逻辑分析仪只工作于状态模式。它们捕获的数据与规定的时钟同步，而不能提供信号定时关系。五、嵌入式逻辑分析仪第十二页，共四十四页，2022年，8月28日数据捕获分为两类：异步捕获获取信号的时间信息。在这个模式中，逻辑分析仪内部时钟用于数据取样，取样速度越快，测量分辨率越高。在目标设备与分析仪捕获的数据之间,没有固定的时间关系。当SUT信号间的时间关系成为主要考虑因素时，通常使用这种捕获模式。五、嵌入式逻辑分析仪注：SUT为待测系统第十三页，共四十四页，2022年，8月28日同步捕获用于获取SUT“状态”。一个源自SUT的信号确定了取样点（何时、间隔多久一次）。用于为捕获确定时间的信号可以是系统时钟、总线控制信号或一个引发SUT改变状态的信号。数据在活动边缘取样，代表逻辑信号稳定时SUT所处的状态。当且仅当所选信号有效时，逻辑分析仪才能够完成取样操作。此时，不考虑两个时钟事件之间所发生的操作。五、嵌入式逻辑分析仪第十四页，共四十四页，2022年，8月28日六、SignalTapII的主要功能

SignalTap®II逻辑分析仪是第二代系统级调试工具，能够获取、显示可编程片上系统（SOPC）的实时信号，帮助工程师在其系统设计中观察硬件和软件的交互作用。下图是SignalTapII嵌入式逻辑分析仪的组成。SignalTapII嵌入式逻辑分析仪不需要对用户设计文件进行任何的外部探测或者修改，就可以得到内部节点或者I/O引脚的状态。第十五页，共四十四页，2022年，8月28日每个器件上可由多个逻辑分析仪；单个JTAG链上多个器件的逻辑分析仪；每个分析仪具有10个基本或高级触发级别；灵活的缓冲获得模式捕获周期事件；分段缓冲获得模式；每个器件上最多1,024个通道；每个通道上最大128K采样；时钟支持超过200MHz；无需重新编译，即可增加节点，更改信号选择或改变触发条件；助记和基数表；多总线显示格式；多文件格式输出数据。六、SignalTapII主要功能第十六页，共四十四页，2022年，8月28日每个器件上的多个逻辑分析仪--SignalTapII逻辑分析仪在每个器件中支持逻辑分析仪IP函数的多个实例。此特性实现了器件中每个时钟域上单独且唯一的嵌入式逻辑分析仪功能。--实例管理器对话框识别出设计中等待测试的所有验证过的逻辑分析仪，他们可以用来捕获并存储数据。该对话框还可以对用来生成每个分析仪的资源进行估算。六、SignalTapII主要功能（1）第十七页，共四十四页，2022年，8月28日六、SignalTapII主要功能（2）每个分析仪具有10个基本或高级触发级别第十八页，共四十四页，2022年，8月28日基本触发功能使用基本触发条件，可以对给定的信号或者总线指定数值，而不必关心其上升沿、下降沿，电平的高低或任何一个边沿条件。高级触发功能设计人员使用高级触发功能提供的图形界面，可以轻松的生成用户定义的触发逻辑，对总线状态和单个信号进行比较；此功能实现了更高的精度以及问题解决能力。六、SignalTapII主要功能（3）第十九页，共四十四页，2022年，8月28日灵活的缓冲获得模式

SignalTapII逻辑分析仪对环形缓冲模式支持4个触发位置；这样，当触发条件满足后，用户可以更多的控制应该捕获并显示什么样的数据。4个触发位置为：前┉┉“前”触发位置向软件表明，在达到触发条件前，保存所发生采样的12％，达到触发条件后，再保存采样的88％。中┉┉“中”触发位置向软件表明，在达到触发条件前，保存所发生采样的50％，达到触发条件后，再保存采样的50％。后┉┉“后”触发位置向软件表明，在达到触发条件前，保存所发生采样的88％，达到触发条件后，再保存采样的12％。连续┉┉“连续”触发位置向软件表明，以环形缓冲的方式进行连续采样保存，直到用户中断为止。六、SignalTapII主要功能（4）第二十页，共四十四页，2022年，8月28日分段缓冲获得模式捕获周期事件用户使用此模式，可以将缓冲获得存储器进行分段处理,这样就可以多次捕获同一个事件,而不浪费储存器资源。此功能特别适用于捕获周期事件。六.SignalTapII主要功能（5）第二十一页，共四十四页，2022年，8月28日每个器件上最多1,024个通道一个专用设计中所能够支持的通道数量，很大程度上取决于可以使用的器件资源（如逻辑单元（LE）和RAM）。SignalTapII逻辑分析仪可以管理来自每个器件上一个或多个逻辑分析仪宏函数的1,024个通道。每个通道上最大128K采样可以储存在Altera®器件嵌入式储存器中的采样数量取决于器件中的剩余存储器资源，这些资源在设计测试中没有使用。SignalTapII逻辑分析仪可以单独支持每通道128K采样。时钟支持超过200MHz许多含有FPGA的复杂数字系统具有速率超过200MHz的时钟。如果要支持超过200MHz的时钟频率，设计人员可以以系统速率对数据进行采样。六、SignalTapII主要功能（6）第二十二页，共四十四页，2022年，8月28日助记和基数表

当需要处理许多信号时，所捕获的信号易读、易懂是非常重要的。SignalTapII软件同时具有助记功能（名称同比特图样相联系）和可选择基数表功能（二进制、八进制、十六进制、无符号、符号以及二元补码等）。助记功能可以同数据波形视图中的一组信号相关联。助记表可以根据信号组中比特的数量进行定义。如果相同比特长度定义了多个助记表，用户可以指定特定的信号组应采用哪个表。用户可以从一个SignalTapII文件输入助记表到另一个文件中。多总线显示格式另一个使所捕获的数据更加易懂的方式是以用户指定的格式识别和显示总线。SignalTapII嵌入式逻辑分析仪能够以等价的十六进制，无符号十进制，二元补码形式的符号十进制，符号大小表示法表示的符号十进制、八进制、二进制、8比特ASCII等格式来显示总线。用户还可以选择条形图或者线性图表示总线时间关系。六、SignalTapII主要功能（7）第二十三页，共四十四页，2022年，8月28日多文件格式输出数据SignalTapII嵌入式逻辑分析仪可以采用矢量波形(.vwf)、矢量表(.tbl)、矢量文件(.vec)、逗号分割数据(.csv)和Verilog数值更改转存(.vcd)文件格式输出所捕获的数据。这些文件格式可以被第三方验证工具读入，显示和分析SignalTapII嵌入式逻辑分析仪所捕获的数据。六、SignalTapII主要功能（8）第二十四页，共四十四页，2022年，8月28日七、使用SignalTapII的一般流程1、新建STP文件；2、配置文件中相关的测试参数；3、将STP文件同原有的设计下载到FPGA中；4、在SignalTapII窗口下查看逻辑分析仪捕获结果。5、捕获结果的显示、分析等等。

SignalTapII可将数据通过多余的I/O引脚输出，以供外设的逻辑分析器使用；或输出为csv、tbl、vcd、vwf文件格式以供第三方仿真工具使用。第二十五页，共四十四页，2022年，8月28日⑴．设置采样时钟：采样时钟决定了显示信号波形的分辨率，它的频率要大于被测信号的最高频率，否则无法正确反映被测信号波形的变化。SignalTapII在时钟上升沿将被测信号存储到缓存。⑵．设置被测信号：可以使用NodeFinder中的SignalTapII滤波器查找所有预综合和布局布线后的SignalTapII节点，添加要观察的信号。逻辑分析器不可测试的信号包括：逻辑单元的进位信号、PLL的时钟输出、JTAG引脚信号、LVDS（低压差分）信号。⑶．配置采样深度、确定RAM的大小：SignalTapII所能显示的被测信号波形的时间长度为Tx，计算公式如下：Tx=N*Ts(N为缓存中存储的采样点数，Ts为采样时钟的周期)八、测试参数的配置（1）第二十六页，共四十四页，2022年，8月28日

⑷．设置缓冲获得模式:

(bufferacquisition

mode)包括循环采样存储、连续存储两种模式。循环采样存储也就是分段存储，将整个缓存分成多个片段(segment)，每当触发条件满足时就捕获一段数据。该功能可以去掉无关的数据，使采样缓存的使用更加灵活。

⑸．触发级别:

SignalTapII支持多触发级的触发方式，最多可支持10级触发。

⑹．触发条件:

可以设定复杂的触发条件用来捕获相应的数据，以协助调试设计。当触发条件满足时，在SignalTapII时钟的上升沿采样被测信号。八、测试参数的配置（2）第二十七页，共四十四页，2022年，8月28日九、SignalTapII使用实例：CIDE_C5实验并行高速AD和高速DAC第二十八页，共四十四页，2022年，8月28日九、SignalTapII使用实例

一般设计步骤：完成工程设计管脚定义编译检查SignalTapⅡ设置综合编译下载工程运行SignalTapⅡ第二十九页，共四十四页，2022年，8月28日九、SignalTapII使用实例

(一)、完成工程设计第三十页，共四十四页，2022年，8月28日九、SignalTapII使用实例

(二)、管脚定义注：没有定义管脚的信号，在SignalTapⅡ中是不能被观测的。第三十一页，共四十四页，2022年，8月28日九、SignalTapII使用实例

(三)、编译检查第三十二页，共四十四页，2022年，8月28日九、SignalTapII使用实例

(四)、SignalTapⅡ设置1:新建SignalTapⅡ文件第三十三页，共四十四页，2022年，8月28日九、SignalTapII使用实例

(四)、SignalTapⅡ设置(2)2.添加和更改逻辑分析仪第三十四页，共四十四页，2022年，8月28日九、SignalTapII使用实例

(四)、SignalTapⅡ设置(3)3、设置硬件连接第三十五页，共四十四页，2022年，8月28日九、SignalTapII使用实例

(四)、SignalTapⅡ设置(4)

4.选择待