内存设计流程简介课件

内存产品设计流程必须采用高速数字电路设计原理定义：数字电路的工作频率在达到45MHZ~50MHZ时，并且此工作频率的电路分量占整个电子系统一定的份量，我们称这样的电路为高速电路如我们的各种内存产品中的时钟频率和数据频率都达到了如下的级别：影响高速信号的几个原因：（1）产生传输线效应，包括特征电阻等电气特性，信号以电磁场的形式在信号层面和参考层面之间传播。（2）寄生了电容和电感效应，并孳生了其他如电磁干扰(EMI)等不良影响.（3）过近的传输线间容易产生容性串绕，电流通过一根信号线耦合到另一根信号线上，影响信号的正常工作。（4）传输线中的特征电阻，电容，电感等效应会增加信号的传输时延和减缓信号的上升延。传输线的线长线宽都对信号传输产生影响。（5）信号回流必须通过参考平面进行回流，否则电磁干扰将使线路无法正常工作。此外，传输线效应还包括反射信号，过冲和下冲等其他影响，不可能用传统低频的线路设计方法来进行设计，否则设计的PCB将无法工作。高速电路设计技术已经成为解决高频状态下控制信号完整性的唯一途径。

JEDEC提供的规范DIMM信号类别.(数据,地址信号,命令信号,1/2bank?)符合对应RowCard的器件封装,尺寸,频率等参数,如DRAM,PLL,REG,AMB等.原理图(信号连接关系)DIMM外观尺寸.各种信号的拓扑结构,线长容限,以及端接的阻容器件.规定阻抗控制(60Ohm+/-10%)参考叠层.VDDSPD,Vref,VDDQ等电源线以及电源/地层的去藕电容参考容值.高速电路设计流程specsolutionDesignentryPCBlayoutSignaltestYNOK

completeTraditionaldesignflowspecsolutionDesignentryPCBlayoutSignaltestYNOK

completeOKNPre-simPost-simHigh-speeddesignflow业界较先进的PCB设计软件——Cadence包括原理图、PCB版图，信号完整性及电源仿真等多种工具的专业PCB设计软件。原理图使用ConceptHDL，板图级的设计使用Allegro1.原理图设计SPEC原理图要求:1.确定器件封装2.确定器件间连接关系2.PCB板图设计叠层结构对阻抗的控制带状传输线：信号线夹于两层参考平面之间。这样的结构有利于减少外接的电磁干扰，可以得到较好的的信号。对于比较重要的时钟信号，多层布线中可以优先考虑使用内层布线微带传输线：信号的表层布线，仅有一层参考层，外界对线路信号的传输影响比带状线要差，但这样的设计使得布线相对简单且接触信号线更为容易。SSHWWWFR4GroundPlane布线阻抗要求：JEDEC对信号线阻抗有明确的要求(DDRII为例）：特征阻抗: 60Ohm＋/－10%信号线最小间距: 4mil差分线间距： 4mil影响PCB特征阻抗的几个重要参数为:线宽,介质厚度,介电常数,铜厚等对于已给定的FR-4PCB介质,我们主要关注的的是如何调整参考平面的叠层及电源/地平面的分布来保证布线阻抗的连续.JEDEC提供的几种PCB叠层结构布线约束：方便地设置线间的距离约束，以便手动布线时使线宽和线距自动地避让，以达到要求的距离。时钟线的布线数据线的布线减少弯曲，消除阻抗不连续点减少过孔的使用保持差分线的平行及等距布线技巧：走内层——降低电磁干扰

在保证阻抗情况下以最小间距并行——减小共模干扰调整走线长度——满足时序电容：1.旁路电容－为参考不同电源层的信号提供完整的回流路径。2.去耦电容－增加电源和地的交流耦合，减小交流信号对电源的影响；消除电源电压抖动，稳定参考电压。在PCB上均匀分布旁路电容和去耦电容。3.负载电容——用于平衡负载端的结构，优化信号质量4.滤波电容——滤除ODT,CS等低频信号上的高频噪声根据JEDEC规范，在CS相应信号线上会加上负载电容和滤波电容电容(续）加入仿真流程后的PCB设计信号完整性（SignalIntegrity）仿真：Cadence仿真软件可把连续的几段由无源元件(如电阻,电容或电感)连接的net识别为一段特殊的Xnet。通过Xnet可以仿真一段连接驱动源和接收端的信号波形，以判别信号在传输过程种是否产生失真。准备好进行SI仿真的PCB板图调整PCB叠层以满足阻抗要求转换IBIS模型并加载到芯片上用Probe提取仿真信号线提取信号的拓扑结构创建阻容器件模型设置仿真参数生成报告并检查模型和叠层是否正确对比相应公板的信号波形仿真结果分析反馈回设计端结束仿真流程：模型加载转换IBIS模型(DRAM,Register,PLL北桥芯片