流水线乘法器

EDA课程设计报告题目：流水线乘法器的混合输入设计班级：学号：姓名：年月日目录TOC\o"1-5"\h\z一设计任务及目标 3\o"CurrentDocument"程序设计目标： 3程序运行环境： 3二程序工作原理 32.1程序原理 32.2程序电路： 4三程序编译与调试 4\o"CurrentDocument"程序设计过程： 4程序编译： 6\o"CurrentDocument"3.3结果分析： 7\o"CurrentDocument"• 四课程总结 7\o"CurrentDocument"4.1程序优缺点： 7\o"CurrentDocument"4.2学习感悟： 8\o"CurrentDocument"• 五参考文献 8一设计任务及目标1.1程序设计目标：流水线是让生产制造变得有条有序的一种生产模式和机器，大大的提高生产率，是现代化企业最常用的方式！那么生产中有些流水线就是以乘法为基本计算，所以我们的目标就是设计一个乘法流水线程序。1.2程序运行环境：本次我们的程序都是在QuartusII软件为编译环境下进行的。二程序工作原理2.1程序原理8位流水线乘法累加器的设计是以原理图为工程，以VHDL文本描述和宏功能模块混合输入实现的。LIBRARYIEEE; --调用IEEE库USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER16BIS --定义输入输出PORT(CIN:INSTD_LOGIC;A,B:INSTD_LOGIC_VECTOR(15DOWNTO0);S:OUTSTD_LOGIC_VECTOR(15DOWNTO0);COUT:OUTSTD_LOGIC);ENDADDER16B;ARCHITECTUREbehavOFADDER16BISSIGNALSINT:STD_LOGIC_VECTOR(16DOWNTO0);--定义输入信号SIGNALAA,BB:STD_LOGIC_VECTOR(16DOWNTO0);BEGINAA<='0'&A;BB<='0'&B;--并置即加法运算SINT<=AA+BB+CIN;S<=SINT(15DOWNTO0);--输出A+BCOUT<=SINT(4);--输出倒数第五位数ENDbehav;2.2程序电路：三程序编译与调试3.1程序设计过程：把上面的加法器原理图文件（此处命名为ADDER16B）,执行File—Create/UpdatefCreateSymbolFilesforCurrentFile生成元件符号并存盘待高层次的使用。RADDERlSB.bsfS[15..O]coinA[15..Q]纟S[15..O]coinA[15..Q]纟4)B[15.ff]设计顶层原理图文件（命名为muladd）设计。在原理图中调入上面设计好的加法器ADDER16B,之后调入乘法器宏单元模块LMP_MULT,在LPM宏单元编辑窗口，选择此乘法器有流水线功能结构，从而产生控制流水线寄存器的时钟信号clock。并且选中Usededicatiedmultipliercircuitry单选按钮，这样编译器就可以自动选用此专用的乘法器，从而提高宏逻辑单元LEs。同理调入入宏单元模块LMP_FF，设置名字为FFO：以下为乘法器模块及模块建立过程HflmultSb.bsff:irst lHflmultSb.bsff:irst l:乡j multSb S纟^Jdat£a7..Ql^JdaW.,01rasut[15..(}U..＜：：Unsigned,rnuihiplH^tkin?|：以下为8位寄存器模块及模块建立过程：护出曲肿丹％*卅曲卅檢竺FFOinstRe晒ii护出曲肿丹％*卅曲卅檢竺FFOinstRe晒ii：亡删/HcmnoIMjibp;-ck>^iJ^^:7£v匚匸恻FFC.bsfggWiard=1uo-|nMan*se*-LPM_FP|p旳中1d#d|然后按照电路图连线如图所示：dwfLq卜曲肚眼伸OAFdwfLq卜曲肚眼伸OAF测MfLQ.■±tt E7-43.2程序编译：工程仿真过程：wSummaryflowStatusSiccestui-lieJecJl11：1Z：dSZUJJ^uartuEIIVersidd6LziiiiLdr'CJVi'/iULb ful_V^riLtiiEevisiddM狮emilaiclop-lerelEntityWsltienrilallJamily3'.ialix9叫Nettiningrequirementsi-Total1ogicelsnsn*ls32/10,C73i<1%)Ictalpins3!/C33t1Ci)7ot-ilvirtualpin=07ot-ilnemoryLi150/320,<.1B13%：ISPBlockQ—bitels电ret£27t£(4'i)THalPELs0/i(0St)TotalBLLtn7?rfl£)HoviCQEP1S10F4S4C5TimirieModelsFrsl

工程仿真波形设置如下：(在这里我们把其输入定义为递增的信号，方便观察，实际中可以根据需要设计)3.3结果分析：仿真后波形如图所示：ALfUJgl师 JLF>1hfJl■hdei1“亡Ba■jflDrri ■Relief| "141ps IrdCK-sl曲皓IE StalI EhlIVbiTuqr.l】2 LQ.Dx.a ZD.Ou 3D.C>u a gqz BO.0m 7H.0ru 旳.Qju 旳円皿 LCd.axs L1D.C>ua0nsaCCLDCECOUT□DilTiimDAm05E0E0IT3IT3U1■- 1—1 1_1-■■■1 l l' L厂 —1 11 1 —U- —in(o )：I. X2 ：!sC* )! E X G K T K 8 )( -3 X LD KII(0 J L J 2 ：:3C4 )5 X 5 K T f 》9 工5 工110 「厂1辿八建厂'=；娥41 =■~STw »：r_v r r~r^ ■ '由波形可见，clock的第一个上升沿锁存器锁入乘数0,所以下个S=OX0+lXl=l(0001),cout=0。之后的上升沿来临后s=l+2X2=5(0101),cout=0。当s=25(11001)时,cout=l。该仿真存在仿真延迟，但是时序正确，从而也验证了该乘法累加器的正确性。四课程总结4.1程序优缺点：①优点：该设计包含了基础的VHDL说明程序，同时也运用到了LPM宏单元，最终以原理图形式来构造完整系统。运用了程序中涵

盖的LPM能够灵活的设置从而可以节省时间，同时为仿真带来时间和空间的节省。②不足：我们在仿真波形中可以看出，输出存在明显的仿真延时！4.