本科系统结构课件 物理系系统结构第三章

第三章总线、中断总线与I/O系统

目录存储系统的基本要求和并行主存系统

中断系统总线系统输入输出系统

存储系统的基本要求和并行主存系统存储器的主要性能：速度、容量、价格速度用存储器的访问周期、读出时间、频带宽度等表示容量用字节B、千字节KB、兆字节MB和千兆字节GB等单位表示价格用单位容量的价格表示，如$/bit

基本要求：大容量、高速度和低价格

存储器的容量W：存储体的字长（位、字节）l：每个存储体的字数m：并行工作的存储体个数

存储器的存取速度访问时间是存储器从接到访存读申请，到信息被读到数据总线上所需的时间存储周期是连续启动一个存储体所需要的间隔时间频宽（带宽）存储器可提供的数据传送速率，一般用每秒钟传送的信息位数（或字节数）来衡量单体的频宽m个分体的最大频宽实际频宽<最大频宽

存储器的价格

总价格

C每位价格

c解决：并行主存

设置各种Cache采用存储体系，特别是Cache存储体系

访问速度越来越快通用寄存器堆指令和数据缓冲Cache(SRAM)主存储器（DRAM）联机外部存储器脱机外部存储器每位的价格越来越便宜存储容量越来越大CPU

内部MemoryHierarchyRegistersLevel1cacheLevel2CacheMemoryDiskTypicalSize4-64<16Kbytes<2Mbytes<16Gigabytes>5GigabytesAccessTime1nsec3nsec15nsec150nsec5,000,000nsecBandwidth(inMB/sec)10,000–50,0002000-5000500-1000500-1000100ManagedByCompilerHardwareHardwareOSOS/User各级存储器的主要性能特性存储器层次通用寄存器缓冲栈Cache存储周期<10ns<10ns10-60ns存储容量<512B<512B8K-2MB价格$c/KB1200803.2访问方式直接译码先进先出相联访问材料工艺ECLECLSRAM分配管理编译器分配硬件调度硬件调度带宽400-8000400-1200200-800（待续）各级存储器的主要性能特性（续）存储器层次磁盘存储器主存储器存储周期10-30ms60-300ns存储容量1G-1TB32M-1GB价格$c/KB0.010.36访问方式块访问随机访问材料工艺磁表面DRAM分配管理系统/用户操作系统带宽10-10080-160脱机存储器2-20min5G-10TB0.0001文件组磁、光等系统/用户0.2-0.6并行主存系统地址寄存器W位读出寄存器单体多字存储器

地址寄存器

W位W位W位W位W位单字长寄存器多体单字交叉存取存储器

存控（主存控制部件）地址寄存器0地址寄存器1地址寄存器2地址寄存器3M0M1M2M3总线控制CPUIOPm个存储体分时启动实际上是一种采用流水线方式工作的并行存储器,理论上，存储器的速度可望提高n倍

每存储体的启动间隔t为：

其中：n为存储体个数

Tm为每个存储体的访问周期……tTm#0#1#2#m-1模m低位交叉编址

地址A=m*i+j；i=0,1,2…l-1j=0,1,2…m-1寻址规则：体地址

j=Amodm(A%m)体内地址

i=A/m:0,m,2m,………m(l-1)+0:i,m+i,2m+i,………m(l-1)+I适合于单处理机内的数据存取和带Cache的主存

模4低位交叉编址模体地址编址序列对应二进制地址码最末二位状态M00,4,8,12,…,4i+0,…00M11,5,9,13,…,4i+1,…01M22,6,10,14,…,4i+2,…10M33,7,11,15,…,4i+3,…11MBR存储体0MARMBR存储体n-1MARMBR存储体1MAR……存储器地址寄存器（高位）译码器（低位）……模m高位交叉编址地址A=l*j+i；i=0,1,2…l-1;j=0,1,2…m-1寻址规则：体地址

j=A/l体内地址

I=Amodl(A%l):0,1,2,……l-1:il,il+1,………(i+1)l–1适合于共享存储器的多机系统，适用于指令和数据分别存于不同分体中

MBR存储体0MARMBR存储体n-1MARMBR存储体1MAR……译码器（高位）存储器地址寄存器（低位）……混合编址

按高位分为模块，模块内按低位交叉控制复杂，不常采用

并行主存系统

能并行读取多个CPU字的单体多字、多体单字或多体多字的交叉存储主存系统。

定量分析主存频宽与分体数m、转移概率λ的关系

设对具有m路独立模体的并行主存系统，CPU发出地址的访存申请队列，假定：（1）在每一个主存周期之前，扫描队列，截取（2）是在k个地址中没有两个或两个以上的地址处于同一模体中，显然,k<=m

（3）截取的k个地址的队列，能同时访问k个模体，

k=1,2,…m

另设：

P(k)表示申请长度为k，且不冲突的概率密度函数。显然k的平均值：

设转移概率λ：给定指令的下一条指令地址为非顺序地址的概率。则:带入上式：由数学归纳法得：

用归纳法证明用归纳法证明（续）说明λ=1时，B=1λ=0时，B=m,效率最高λ>0.3时，m=4、8、16的B差别不大λ<0.1时,m值的大小对B的改进会有显著影响一般取m<=8m=2,4,8对数据来讲，由于随机性大，因此靠加大m不一定满足要求。

转移概率0.20.40.60.81.0246810121416B字数/主存周期m=4m=8m=16中断系统

中断的分类和分级中断源、中断请求、优先级排队、中断响应、保存断点、中断返回。中断的分类小型/微型机：通过中断系统硬件，对每个中断源直接形成中断处理程序入口，进入相应的处理程序中大型多用途机器：根据中断源的性质进行分类，每一类给定一个中断入口。IBM370计算机的中断分类机器校验访问管理程序中断程序中断外部中断输入/输出中断重新启动中断部分小型/微型计算机的中断分类中断：与当前进程无关的请求暂停事件异常：由执行现行指令引起的暂停事件溢出页面失效自陷故障失败中断优先级第0级：机器因故障重复发生，无法排除，完全不能工作第一级：机器校验（掉电、地址错、数据错、通讯错等）第二级：程序中断和管理程序调用第三级：外中断（涉及多机关系、人机干预等）第四级：输入/输出第五级：重新启动（要求一般不太紧迫）中断现场和PSW中断现场包括：软件状态（作业名称、级别、上下界值、各种标志状态等）硬件状态（现行指定地址、条件码、控制寄存器、和通用寄存器内容等）通常把分散于CPU各部分的硬件状态集合成程序状态字（PSW)，然后由中断响应硬件通过交换新旧PSW的方法保存或得到中断响应的次序与处理次序硬件排队电路：响应次序总是由高到底，固定死的，无法改变。中断级屏蔽位方法：一般在程序状态字（PSW)中，操作系统对每一类中断处理程序的PSW中的中断级屏蔽字设置成不同状态，就可实现所希望的中断处理次序。中断系统的软硬件功能分配早期计算机：为了简化硬件降低成本，大部分由软件完成随着大规模集成电路技术的发展：优先级排队电路、中断源的查找、中断服务程序入口地址的形成等已经完全由硬件电路实现总线系统

总线的分类

总线的控制方式

总线的通信技术

数据宽度与总线线数

总线的类型按信息传送方向分：

单向传输、双向传输（半双工、全双工）按用法分：

专用的、非专用的；专用总线：只连接一对物理部件的总线。优点：流量高、不争用总线、控制简单缺点：总线数目多。非专用总线：可被多种功能或多个部件所分时共享，同一时刻只有一对部件可使用总线通讯。优点：总线线数少、造价低、接口标准化、模块性强、易于简化和统一接口设计、可扩充能力强；缺点：流量小、出现总线争用、对共享总线的失效特别敏感。I/O系统适用于非专用总线。

总线的控制方式集中式控制：总线控制逻辑基本上放在一起。

分布式控制：总线控制逻辑分散于连到总线的各个部件中。集中式的优先次序确定

串行链接：优点：选择算法简单、控制总线少、部件增加容易、逻辑简单。缺点：对“总线争用”线及其有关电路的失效很敏感、灵活性差增加、删除和移动部件受限制。总线控制器部件0部件1部件N-1总线可用总线请求总线忙集中式的优先次序确定（续）定时查询：总线控制器部件0部件1部件N-1总线请求总线忙定时查询计数集中式的优先次序确定（续）独立请求：优点：总线分配速度快缺点：控制线数量多、总线控制器复杂。总线控制器部件0总线请求0部件N-1总线准许0总线请求N-1总线准许N-1总线已被分配总线的通讯技术同步通讯：两个部件的信息是通过定宽、定距的系统时标进行同步的。传送率高，受总线长度影响小出现同步误差，受干扰异步通讯单向控制：通讯过程只由目的或源部件中的一个控制。源控制目的控制双向控制：由源和目的双方控制。数据宽度

数据宽度是I/O设备取得I/O总线使用权后所传送数据的总量。单字（或单字节宽度）：适合低速设备采用定长块宽度：适合磁盘等高速设备可变长块宽度：适合优先极高的中高速设备单字加定长块宽度：适合优先级高而速度较低的设备

单字加可变长块宽度：是一种灵活有效但复杂的方式总线的线数总线的线数越多：成本越高、干扰越大、可靠性越低、占用的空间越大传送信息的速度和流量高总线的长度越长成本越高、干扰越大、波形变形严重、可靠性低总线操作主设备从设备1、获得总线使用权2、通过总线传送数据1、获得总线使用权2、通过适当的控制线和地址线向其它模块发送请求

为什么采用多级总线结构？由于多个设备的访问请求冲突和总线协调，连接到总线上的设备越多，传输延迟就越大聚集的传输请求接近总线容量时，总线就成为系统瓶颈

多级总线结构CPUCache/桥主存储器SCSIP1394图形视频LANFAX扩充总线接口Modem串行总线设计的要素总线类型专用总线总线始终赋予一个功能或始终分配给计算机部件的一个物理子集复用总线地址线和数据线分时复用仲裁方法集中式仲裁使用总线控制器（仲裁器）分配总线时间分布式仲裁由每个I/O模块中的访问控制逻辑共同作用来分配总线时间时序同步时序总线上事件的发生由时钟决定异步时序总线上一个事件的发生取决于前一个事件的发生总线宽度数据传输类型写主设备到从设备读从设备到主设备读－修改－写读之后紧接着向同一地址写写后读写之后紧接着对同一地址的读取，用于校验成块数据传送一个地址周期后紧跟着多个数据周期研究两个实例PCI总线同步时序、集中式仲裁异步时序、分布式仲裁Futurebus＋总线PCI（外围部件互联）总线结构必有信号线系统引脚包括时钟和复位线地址和数据引脚包含32条分时复用的地址数据线。其它线用于解释以及使传送地址和数据的信号线有效接口控制引脚控制交换的时序以及提供发送端和接收端的协调仲裁引脚非共享线，由于总线仲裁错误报告引脚用于报告奇偶校验错以及其它错误可选信号线中断引脚非共享线，提供给必须请求服务的PCI设备高速缓存支持引脚支持在处理器或其它设备中能够被高速缓存的PCI设备存储器64位总线扩展引脚与必有线一起组成64位地址/数据总线Futurebus＋的设计要求独立于结构、处理器和协议有基本的异步传输协议允许可选的源－同步协议对性能不存在基于技术的上限（数据线的规模动态可变32~256）由完全分布并行的仲裁协议组成，支持电路交换和分割交换协议提供对容错和高可靠性系统的支持提供对基于高速缓存的共享存储器的支持提供兼容的消息传输定义PCI总线的仲裁机制并行仲裁隐式仲裁基于访问对于一个PCI主设备，必须为它在总线上进行的每次访问提出仲裁要求每个主设备各有自己独立的总裁线，相互间没有任何控制关系一次仲裁可以在前一次总线访问期间完成Futurebus+总线的仲裁机制仲裁器分布于各个主设备中每个主设备都有独立的总线请求/授予机制，共享一条X位的仲裁总线既可用于处理器-主存总线，也可用于高速外围总线适合于高成本的较大规模系统其他总线结构并行I/O总线SCSI串行I/O总线1394通用串行总线USBAGP（加速图形接口）总线AGP与PCIAGP在电气信号上完全兼容PCI标准保留的管脚AGP也不占用对内存的读写操作实行流水线处理地址信号与数据信号分离可以达到133MHz的数据传输速率AcceleratedGraphicsPort不同计算机I/O系统设计的区别低性能单用户计算机：

其I/O系统设计主要考虑解决好CPU、主存、和输入输出设备在速度上的差异高性能多用户系统计算机：

为了使输入输出与CPU、主存的操作尽可能并行，以及让多用户多道程序共同运行，其I/O系统设计主要考虑面向操作系统、怎样在操作系统与I/O系统间进行合理的软硬件功能分配输入输出系统的功能是对指定的外设进行输入输出操作同时在输入输出过程中完成：数据缓冲、地址译码、信息交换、提供状态信息和命令译码、时序控制、安排I/O系统与CPU并行工作、安排缓存空间、进行设备管理。输入输出系统的特点异步性输入输出设备通常不使用统一的中央时钟，各个设备按照自己的时钟工作，但又要在某些时刻接受处理机的控制处理机与外围设备之间，外围设备与外围设备之间能够并行工作实时性对于一般外部设备：可能丢失数据，或造成外围设备工作的错误对于实时控制计算机系统，如果处理机提供的服务不及时，可能造成巨大的损失，甚至造成人身伤害对于处理机本身的硬件或软件错误：如电源故障、数据校验错、页面失效、非法指令、地址越界等，处理机须及时处理对不同类型的设备，必须具有与设备相配合的多种工作方式输入输出系统的特点（续）与设备无关性独立于具体设备的标准接口。例如，串行接口、并行接口、SCSI（SmallComputerSystemInterface）接口等计算机系统的使用者，在需要更换外围设备时，各种不同型号，不同生产厂家的设备都可以直接通过标准接口与计算机系统连接处理机采用统一的硬件和软件对品种繁多的设备进行管理某些计算机系统已经实现了即插即用技术输入输出系统的组织方式针对异步性，采用自治控制的方法输入输出系统是一个独立于处理机之外的自治系统处理机与外围设备之间要有恰当的分工针对实时性，采用层次结构的方法最靠近处理机的是输入输出处理机、输入输出通道等中间层是标准接口标准接口通过设备控制器与输入输出设备相连设备控制器控制外围设备工作针对与设备无关性，采用分类处理方法为面向字符的设备（character-orienteddevice）；指工作速度比较低的机电类设备。例如，字符终端、打字机等面向数据块的设备主要指工作速度比较高的外围设备；例如，磁盘、磁带、光盘的辅助存储器，行式打印机等输入输出系统的发展阶段

程序控制输入输出（包括无条件I/O、程序查询I/O、程序中断I/O）直接存储器访问（DMA）I