不是第三章 IC工艺(0)课件

第三章集成电路工艺§3.1概述§3.2集成电路制造工艺§3.3BJT工艺§3.4MOS工艺§3.5BiMOS工艺§3.6MESFET工艺与HEMT工艺

50m100m头发丝粗细

30m1m1m(晶体管的大小)30~50m(皮肤细胞的大小)90年代生产的集成电路中晶体管大小与人类头发丝粗细、皮肤细胞大小的比较芯片制造过程

由氧化、淀积、离子注入或蒸发形成新的薄膜或膜层曝光刻蚀硅片测试和封装用掩膜版重复20-30次第3章IC制造工艺3.2.1外延生长3.2.2掩膜制作3.2.3光刻3.2.4刻蚀3.2.5掺杂3.2.6绝缘层形成3.2.7金属层形成集成电路制造工艺图形转换：将设计在掩膜版(类似于照相底片)上的图形转移到半导体单晶片上掺杂：根据设计的需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触等制膜：制作各种材料的薄膜多晶硅放入坩埚内加热到1440℃熔化。为了防止硅在高温下被氧化，坩埚内被抽成真空并注入惰性气体氩气。之后用纯度99.7%的钨丝悬挂“硅籽晶”探入熔融硅中，以2~20转/分钟的转速及3~10毫米/分钟的速率从熔液中将单晶硅棒缓慢拉出。这样就会得到一根纯度极高的单硅晶棒，理论上最大直径可达45厘米，最大长度为3米。ProcessFlowofAnnealedWaferCrystalGrowthSlicingGraphiteHeaterSiMeltSiCrystalPolishingWaferingHighTemp.AnnealingFurnaceAnnealedWaferDefectFreeSurfacebyAnnealing(SurfaceImprovement）SurfaceDefectMapPolishedWafer晶圆退火工艺流程晶体生长晶圆制作硅晶体熔硅切片抛光抛光片高温退火退火后的晶圆退火炉（改善表面）利用退火消除缺陷石墨加热器3.2.1外延生长(Epitaxy)外延生长的目的半导体工艺流程中的基片是抛光过的晶圆基片,直经在50到200mm(2-8英寸)之间,厚度约几百微米。尽管有些器件和IC可以直接做在未外延的基片上,但大多数器件和IC都做在经过外延生长的衬底上。原因是未外延过的基片性能常常不能满足要求。外延的目的是在衬底材料上形成具有不同的掺杂种类及浓度,因而具有不同性能的单晶材料。可分为同质外延和异质外延。不同的外延工艺可制出不同的材料系统。化学汽相淀积(CVD)化学汽相淀积(ChemicalVaporDeposition)：通过气态物质的化学反应在衬底上淀积一层薄膜材料的过程CVD技术特点：具有淀积温度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点CVD方法几乎可以淀积集成电路工艺中所需要的各种薄膜，例如掺杂或不掺杂的SiO2、多晶硅、非晶硅、氮化硅、金属(钨、钼)等Si基片的卤素生长外延在一个反应炉内的SiCl4/H2系统中实现：在水平的外延生长炉中，Si基片放在石英管中的石墨板上，SiCl4，H2及气态杂质原子通过反应管。在外延过程中，石墨板被石英管周围的射频线圈加热到1500-2000度，在高温作用下，发生SiCl4+2H2Si+4HCl

的反应，释放出的Si原子在基片表面形成单晶硅。化学汽相淀积(CVD)——二氧化硅二氧化硅的化学汽相淀积：可以作为金属化时的介质层，而且还可以作为离子注入或扩散的掩蔽膜，甚至还可以将掺磷、硼或砷的氧化物用作扩散源低温CVD氧化层：低于500℃中等温度淀积：500～800℃高温淀积：900℃左右化学汽相淀积(CVD)——多晶硅多晶硅的化学汽相淀积：利用多晶硅替代金属铝作为MOS器件的栅极是MOS集成电路技术的重大突破之一，它比利用金属铝作为栅极的MOS器件性能得到很大提高，而且采用多晶硅栅技术可以实现源漏区自对准离子注入，使MOS集成电路的集成度得到很大提高。氮化硅的化学汽相淀积：中等温度(780～820℃)的LPCVD或低温(300℃)PECVD方法淀积蒸发原理图金属有机物化学气相沉积（MOCVD:MetalOrganicChemicalVaporDeposition）III-V材料的MOCVD中，所需要生长的III，V族元素的源材料以气体混和物的形式进入反应炉中已加热的生长区里，在那里进行热分解与沉淀反应。MOCVD与其它CVD不同之处在于它是一种冷壁工艺，只要将衬底控制到一定温度就行了。GaAs采用MOCVD同质外延技术进行生长（衬底温度600~800℃），GaN采用异质外延技术（衬底温度900~1200℃）Aixtron2400G3HTMOCVD系统英国VGSemicom公司型号为V80S-Si的MBE设备关键部分照片3.2掩膜(Mask)的制版工艺1.掩膜制造从物理上讲,任何半导体器件及IC者是一系列互相联系的基本单元的组合,如导体,半导体及在基片上不同层上形成的不同尺寸的隔离材料等.要制作出这些结构需要一套掩膜。一个光学掩膜通常是一块涂着特定图案铬薄层的石英玻璃片，一层掩模对应一块IC的一个工艺层。工艺流程中需要的一套掩膜必须在工艺流程开始之前制作出来。制作这套掩膜的数据来自电路设计工程师给出的版图。什么是掩膜？掩膜是用石英玻璃做成的均匀平坦的薄片，表面上涂一层600800Å厚的Cr层，使其表面光洁度更高。称之为铬板，Crmask。早期掩膜制作方法：人们先把版图(layout)分层画在纸上,每一层mask一种图案.画得很大,5050cm2

或100100cm2,贴在墙上,用照相机拍照.然后缩小1020倍,变为552.5x2.5cm2

或101055cm2的精细底片.这叫初缩.将初缩版装入步进重复照相机,进一步缩小到22cm2或3.53.5cm2,一步一幅印到铬(Cr)板上,形成一个阵列.IC、Mask&Wafer图3.3整版和接触式曝光在这种方法中,掩膜和晶圆是一样大小的.对应于3”8”晶圆,需要3”8”掩膜.不过晶圆是圆的,掩膜是方的这样制作的掩膜图案失真较大,因为版图画在纸上,热胀冷缩,受潮起皱,铺不平等初缩时,照相机有失真步进重复照相,同样有失真从mask到晶圆上成像,还有失真.图案发生器方法(续)利用这些数据控制下图所示的一套制版装置。图3.53.X射线制版

由于X射线具有较短的波长。它可用来制作更高分辨率的掩膜版。X-ray掩膜版的衬底材料与光学版不同，要求对X射线透明，而不是可见光或紫外线，它们常为Si或Si的碳化物。而Au的沉淀薄层可使得掩膜版对X射线不透明。X射线可提高分辨率，但问题是要想控制好掩膜版上每一小块区域的扭曲度是很困难的。4.电子束扫描法(E-BeamScanning)采用电子束对抗蚀剂进行曝光，由于高速的电子具有较小的波长。分辨率极高。先进的电子束扫描装置精度50nm，这意味着电子束的步进距离为50nm，轰击点的大小也为50nm电子束光刻装置:LEICAEBPG5000+电子束制版三部曲：1)涂抗蚀剂,抗蚀剂采用PMMA.2)电子束曝光,曝光可用精密扫描仪，电子束制版的一个重要参数是电子束的亮度，或电子的剂量。3)显影:用二甲苯。二甲苯是一种较柔和的有弱极性的显影剂，显像速率大约是MIBK/IPA的1/8，用IPA清洗可停止显像过程。电子束扫描法(续)电子束扫描装置的用途: 制造掩膜和直写光刻。电子束制版的优点： 高精度电子束制版的缺点： 设备昂贵 制版费用高3.2.3光刻(Lithography)在IC的制造过程中，光刻是多次应用的重要工序。其作用是把掩膜上的图型转换成晶圆上的器件结构。光刻步骤一、晶圆涂光刻胶：清洗晶圆，在200C温度下烘干1小时。目的是防止水汽引起光刻胶薄膜出现缺陷。待晶圆冷却下来，立即涂光刻胶。

正胶：分辨率高，在超大规模集成电路工艺中，一般只采用正胶

负胶：分辨率差，适于加工线宽≥3m的线条光刻胶对大部分可见光灵敏，对黄光不灵敏，可在黄光下操作。再烘晶圆再烘，将溶剂蒸发掉，准备曝光正性胶与负性胶光刻图形的形成涂光刻胶的方法(见下图)：光刻胶通过过滤器滴入晶圆中央，被真空吸盘吸牢的晶圆以20008000转/分钟的高速旋转，从而使光刻胶均匀地涂在晶圆表面。光刻步骤二、三、四二、曝光:光源可以是可见光,紫外线,X射线和电子束。光量，时间取决于光刻胶的型号，厚度和成像深度。三、显影:晶圆用真空吸盘吸牢，高速旋转，将显影液喷射到晶圆上。显影后，用清洁液喷洗。四、烘干:将显影液和清洁液全部蒸发掉。几种常见的光刻方法接触式光刻：分辨率较高，但是容易造成掩膜版和光刻胶膜的损伤。接近式曝光：在硅片和掩膜版之间有一个很小的间隙(10～25m)，可以大大减小掩膜版的损伤，分辨率较低投影式曝光：利用透镜或反射镜将掩膜版上的图形投影到衬底上的曝光方法，目前用的最多的曝光方式接触式光刻1.接触式曝光方式中，把掩膜以0.050.3ATM的压力压在涂光刻胶的晶圆上，曝光光源的波长在0.4m左右。曝光系统(下图):点光源产生的光经凹面镜反射得发散光束，再经透镜变成平行光束，经45折射后投射到工作台上。掩膜和晶圆之间实现理想接触的制约因素掩膜本身不平坦，晶圆表面有轻微凸凹，掩膜和晶圆之间有灰尘。掩膜和晶圆每次接触产生磨损，使掩膜可使用次数受到限制。非接触式光刻

接近式

接近式光刻系统中，掩膜和晶圆之间有2050m的间隙。这样，磨损问题可以解决。但分辨率下降，当时，无法工作。这是因为，根据惠更斯原理，如图所示，小孔成像，出现绕射，图形发生畸变。缩小投影曝光系统工作原理:水银灯光源通过聚光镜投射在掩膜上。掩膜比晶圆小，但比芯片大得多。在这个掩膜中，含有一个芯片或几个芯片的图案，称之为母版。光束通过掩膜后，进入一个缩小的透镜组，把母版上的图案，缩小5~10倍，在晶圆上成像。缩小投影曝光系统(示意图)缩小投影曝光系统的特点由于一次曝光只有一个母版上的内容，也就是只有一个或几个芯片，生产量不高。由于一次曝光只有一个或几个芯片，要使全部晶圆面积曝光，就得步进。步进包括XY工作台的分别以芯片长度和宽度为步长的移动和母版内容的重复曝光。投影方式分辨率高，且基片与掩膜间距较大,不存在掩膜磨损问题。

图形刻蚀技术(EtchingTechnology)

虽然，光刻和刻蚀是两个不同的加工工艺，但因为这两个工艺只有连续进行，才能完成真正意义上的图形转移。在工艺线上，这两个工艺是放在同一工序，因此，有时也将这两个工艺步骤统称为光刻。湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法。干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基(处于激发态的分子、原子及各种原子基团等)与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的。湿法刻蚀首先要用适当(包含有可以分解表面薄层的反应物)的溶液浸润刻蚀面，然后清除被分解的材料。如SiO2在室温下可被HF酸刻蚀。湿法刻蚀:湿法化学刻蚀在半导体工艺中有着广泛应用：磨片、抛光、清洗、腐蚀优点是选择性好、重复性好、生产效率高、设备简单、成本低缺点是钻蚀严重、对图形的控制性较差。干法刻蚀溅射与离子束刻蚀：通过高能惰性气体离子的物理轰击作用刻蚀，各向异性性好，但选择性较差等离子刻蚀(PlasmaEtching)：利用放电产生的游离基与材料发生化学反应，形成挥发物，实现刻蚀。选择性好、对衬底损伤较小，但各向异性较差反应离子刻蚀(ReactiveIonEtching，简称为RIE)：通过活性离子对衬底的物理轰击和化学反应双重作用刻蚀。具有溅射刻蚀和等离子刻蚀两者的优点，同时兼有各向异性和选择性好的优点。目前，RIE已成为VLSI工艺中应用最广泛的主流刻蚀技术干法刻蚀

—等离子体刻蚀,反应离子刻蚀RIE

RIE发生在反应炉中，基片(晶圆)被放在一个已被用氮气清洗过的托盘上，然后，托盘被送进刻蚀室中，在那里托盘被接在下方的电极上。刻蚀气体通过左方的喷口进入刻蚀室。RIE的基板是带负电的。正离子受带负电的基板吸引，最终以近乎垂直的方向射入晶体，从而使刻蚀具有良好的方向性。图3.12台湾ASTCirie-200等离子体刻蚀设备3.2.4掺杂掺杂目的、原理和过程掺杂的目的是以形成特定导电能力的材料区域,包括N型或P型半导体层和绝缘层。是制作各种半导体器件和IC的基本工艺。经过掺杂，原材料的部分原子被杂质原子代替,材料的导电类型决定于杂质的种类。掺杂可与外延生长同时进行，也可在其后，例如，双极性硅IC的掺杂过程主要在外延之后，而大多数GaAs及InP器件和IC的掺杂与外延同时进行。热扩散掺杂

热扩散是最早也是最简单的掺杂工艺，主要用于Si工艺。施主杂质用P，As，Sb，受主杂质可用B，Al。要减少少数载流子的寿命，也可掺杂少量的一般要在很高的温度(950～1280℃)下进行,磷、硼、砷等在二氧化硅层中的扩散系数均远小于在硅中的扩散系数，可以利用氧化层作为杂质扩散的掩蔽层扩散过程中，温度与时间是两个关键参数。离子注入法离子注入技术是20世纪50年代开始研究，70年代进入工业应用阶段的。随着VLSI超精细加工技术的进展，现已成为各种半导体搀杂和注入隔离的主流技术。离子注入机包含离子源，分离单元，加速器，偏向系统，注入室等。离子注入机图3.8离子注入机工作原理首先把待搀杂物质如B，P，As等离子化，利用质量分离器(MassSeperator)取出需要的杂质离子。分离器中有磁体和屏蔽层。由于质量，电量的不同，不需要的离子会被磁场分离，并且被屏蔽层吸收。通过加速管，离子被加速到一个特定的能级，如10500keＶ。通过四重透镜，聚成离子束，在扫描系统的控制下，离子束轰击在注入室中的晶圆上。在晶圆上没有被遮盖的区域里，离子直接射入衬底材料的晶体中，注入的深度取决于离子的能量。最后一次偏转(deflect)的作用是把中性分离出去faradaycup的作用是用来吸收杂散的电子和离子．注入法的优缺点优点：掺杂的过程可通过调整杂质剂量及能量来精确的控制，杂质分布的均匀。可进行小剂量的掺杂。可进行极小深度的掺杂。较低的工艺温度，故光刻胶可用作掩膜。可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。在这种工艺中，器件表面的导电层被注入的离子（如Ｏ+）破坏，形成了绝缘区。缺点：费用高昂在大剂量注入时半导体晶格会被严重破坏并很难恢复退火退火：也叫热处理，集成电路工艺中所有的在氮气等不活泼气氛中进行的热处理过程都可以称为退火作用：激活杂质：使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载流子，起到杂质的作用消除注入引起的损伤退火方式：炉退火快速退火：脉冲激光法、扫描电子束、连续波激光、非相干宽带频光源(如卤光灯、电弧灯、石墨加热器、红外设备等)3.6绝缘层形成在整个电子工程中，导体与绝缘体是互补而又相对的。在器件与IC工艺里也如此。在制作器件时，必须同时制作器件之间，工作层及导线层之间的绝缘层。在MOS器件里，栅极与沟道之间的绝缘更是必不可少的。绝缘层与隔离岛的另一些功能包括：充当离子注入及热扩散的掩膜作为生成器件表面的钝化层，以保护器件不受外界影响。氧化硅的形成方法平面上的绝缘层可通过腐蚀和/或离子注入法制成。垂直方向上的不同层之间的绝缘可以使用绝缘层。绝缘层可用氧化及淀积法制成。在所有的Si工艺中，Si02被广泛用于制作绝缘层，其原因在于Si02层可直接在Si表面用干法或湿法氧化制成Si02层可用作阻止离子注入及热扩散的掩模。SiO2是一种十分理想的电绝缘材料，它的化学性质非常稳定，室温下它只与氢氟酸发生化学反应。氧化硅层的主要作用在MOS电路中作为MOS器件的绝缘栅介质，器件的组成部分扩散时的掩蔽层，离子注入的(有时与光刻胶、Si3N4层一起使用)阻挡层作为集成电路的隔离介质材料作为电容器的绝缘介质材料作为多层金属互连层之间的介质材料作为对器件和电路进行钝化的钝化层材料IC工艺§3.3BJT工艺§3.4MESFET工艺与HEMT工艺§3.5MOS工艺§3.6BiMOS工艺1.二极管（PN结）正方向反方向VI电路符号：+-有电流流过没有电流流过对于硅二极管，正方向的电位差与流过的电流大小无关，始终保持0.6V-0.7V双极集成电路的基本元素P-SiN-Si+-1.二极管（PN结）双极集成电路的基本元素np2.双极型晶体管双极集成电路的基本元素pnpB端E端C端ECBnpnB端E端C端CBENPNBECPNPBECCBENPNBEC?BECnpN+BEC§1.1.1双极集成电路中元件的隔离BECnpnBECnpnCBECBEEBEBCBECpnBECpnnn双极集成电路中元件的隔离介质隔离PN隔离BECpn+nBECpnn+n+n+n+n+P-SiP+P+P+S§1.1.2双极集成电路元件的形成过程、结构和寄生效应BECpn+n-epin+P-SiP+P+S四层三结结构的双极晶体管发射区(N+型)基区(P型)集电区(N型外延层)衬底(P型)双极集成电路元件断面图n+-BL双极集成电路等效电路CBEpn+n-epin+n+-BLP-SiP+P+SC(n)B(p)E(n+)npnpnpS(p)等效电路隐埋层作用：1.减小寄生pnp管的影响

2.减小集电极串联电阻衬底接最低电位典型PN结隔离双极集成电路中元件的形成过程1:衬底选择确定衬底材料类型CBEpn+n-epin+P-SiP+P+Sn+-BLP型硅(p-Si)确定衬底材料电阻率ρ≈10Ω.cm确定衬底材料晶向（111）偏离2~50典型PN结隔离双极集成电路中元件的形成过程2:第一次光刻----N+隐埋层扩散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL

P-Si衬底N+隐埋层具体步骤如下：1．生长二氧化硅（湿法氧化）：Si(固体)+2H2OSiO2（固体）+2H2

Si-衬底

SiO22．隐埋层光刻：涂胶腌膜对准曝光光源显影As掺杂（离子注入）刻蚀（等离子体刻蚀）去胶N+去除氧化膜3．N+掺杂：N+P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiP-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN结隔离双极集成电路中元件的形成过程3:外延层主要设计参数外延层的电阻率ρ;外延层的厚度Tepi;AA’Tepi>xjc+xmc+TBL-up+tepi-ox后道工序生成氧化层消耗的外延厚度基区扩散结深TBL-uptepi-oxxmcxjc集电结耗尽区宽度隐埋层上推距离TTL电路：3～7μm模拟电路：7～17μm典型PN结隔离双极集成电路中元件的形成过程4:第二次光刻----P隔离扩散孔光刻P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN结隔离双极集成电路中元件的形成过程5:第三次光刻----P型基区扩散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN结隔离双极集成电路中元件的形成过程6:第四次光刻----N+发射区扩散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN结隔离双极集成电路中元件的形成过程7:第五次光刻----引线孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN结隔离双极集成电路中元件的形成过程8:铝淀积典型PN结隔离双极集成电路中元件的形成过程9:第六次光刻----反刻铝双极集成电路元件断面图BECpn+n-epin+P+P+SP-Sin+-BLBECSAA’P+隔离扩散P基区扩散N+扩散接触孔铝线隐埋层BECpn+n-epin+P+P+SP-Sin+-BL为了减小集电极串联电阻,饱和压降小，电阻率应取小.为了减小结电容,击穿电压高，外延层下推小,电阻率应取大;折中TTL电路：0.2Ω.cm模拟电路：0.5～5Ω.cmCBECSP+隔离扩散P基区扩散N+扩散接触孔铝线隐埋层AA’BB’CC’作业:

1.画出NPN晶体管的版图，并标注各区域的掺杂类型（直接在图上标）,写出实现该NPN晶体管至少需要多少次光刻以及每次光刻的目的。2.画出下图示例在A-A’,B-B’C-C’处的断面图。3.名词解释：隐埋层、寄生晶体管、电隔 离(集成电路中)、介质隔离、PN结隔离2.1概述上表英文缩写词解释如下：D：Diode，二极管LD：LaserDiode，激光二极管PD：Photo-Detector／Diode，光电探测器／二极管BJT：BipolarJunctionTransistor，双极型三极管HBT：Hetero-juntionBipolarTransistor,异质结双极型三极管MESFET：Metal-SemiconductorField-EffectTransistor，金属半导体场效应晶体管HEMT：HighElectronMobilityTransistor，高电子迁移率晶体管TTL:Transistor-Transistor-Logic，晶体管-晶体管逻辑ECL：Emitter-Coupled-Logic，射极耦合逻辑CML：Current-Mode-Logic，电流模逻辑SCL：Source-Coupled-Logic，源极耦合逻辑

几种IC工艺速度功耗区位图TTL2.2BJT工艺结构特点:（1）发射区的掺杂浓度＞＞集电区掺杂浓度。 （2）基区要制造得很薄且浓度很低。NPN型PNP型符号:--NNP发射区集电区基区发射结集电结ecb发射极集电极基极--PPN发射区集电区基区发射结集电结ecb发射极集电极基极概述早期的双极性硅工艺：NPN三极管工序少基区体电阻较大集电极串联电阻较大集电极寄生电容较大先进的双极性硅工艺：NPN三极管制作埋层初始氧化，热生长厚度约为500～1000nm的氧化层光刻1#版(埋层版)，利用反应离子刻蚀技术将光刻窗口中的氧化层刻蚀掉，并去掉光刻胶进行大剂量As+注入并退火，形成n+埋层BJT制作步骤：生长n型外延层利用HF腐蚀掉硅片表面的氧化层将硅片放入外延炉中进行外延，外延层的厚度和掺杂浓度一般由器件的用途决定形成横向氧化物隔离区热生长一层薄氧化层，厚度约50nm淀积一层氮化硅，厚度约100nm光刻2#版(场区隔离版)形成横向氧化物隔离区利用反应离子刻蚀技术将光刻窗口中的氮化硅层-氧化层以及一半的外延硅层刻蚀掉进行硼离子注入形成横向氧化物隔离区去掉光刻胶，把硅片放入氧化炉氧化，形成厚的场氧化层隔离区去掉氮化硅层形成基区光刻3#版(基区版)，利用光刻胶将收集区遮挡住，暴露出基区基区离子注入硼形成接触孔：光刻4#版(基区接触孔版)进行大剂量硼离子注入刻蚀掉接触孔中的氧化层形成发射区光刻5#版(发射区版)，利用光刻胶将基极接触孔保护起来，暴露出发射极和集电极接触孔进行低能量、高剂量的砷离子注入，形成发射区和集电区金属化沉积绝缘层光刻6#版(引线孔版)，形成接触孔淀积金属，一般是铝或Al-Si、Pt-Si合金等光刻7#版(连线版)，形成金属互连线合金 使Al与接触孔中的硅形成良好的欧姆接触，一般是在450℃、N2-H2气氛下处理20～30分钟形成钝化层在低温条件下(小于300℃)淀积氮化硅光刻8#版(钝化版)刻蚀氮化硅，形成钝化图形典型BJT工艺(以P型硅衬底为例)：制作埋层，减少寄生的集电极串联电阻效应，要用掩膜板。生长N型外延层：通过控制该层的电阻率和厚度，得到所要的设计参数。形成隔离区：氧化物隔离或反向PN结隔离(P+扩散，要用掩膜板。形成基区：P型基区扩散，要用掩膜板。形成发射区：N+扩散，形成相关的欧姆接触，如集电极、N型电阻的接触孔。要用掩膜板。形成引线接触孔，要用掩膜板。形成金属连线，要用掩膜板。形成钝化层，刻蚀焊盘。要用掩膜板。两者工作原理和工艺制造基本相同，其电路都属于场效应晶体管(FET)类型，以GaAs为衬底。MESFET是第一代GaAs晶体管类型和工艺标识，现在仍是GaAs

VLSI的主导工艺。

HEMT是最先进GaAs的集成电路工艺。应用：毫米波和光纤通信电路。2.3MESFET与HEMT工艺2.3.1概述2.3.2MESFET工艺在GaAs衬底上制作N型GaAs有源层 方法有：LPE(LiquidPhaseEpitaxy)法、VPE(VaporPhaseEpitaxy)法、MBE(MolecularBeamEpitaxy)法、离子注入法。 其厚度约0.5um，施主浓度约1.5×1017cm-3制作源极和漏极：在有源层上面两侧沉积金锗金属层，形成欧姆接触。制作栅极：在有源层上面中间沉积金或合金，形成肖特基接触。栅长是重要的参数，栅长越短，器件速度越快。现已做到100nm.制作隔离区、薄膜电阻、金属-绝缘体-金属(MIM)电容等。图4.4GaAs基MESFET的基本器件结构2.3.3HEMT

工艺在GaAs衬底上制作一层没掺杂的GaAs层，避免电子与施主碰撞，实现电子的高速迁移，提高器件速度。制作AlGaAs覆盖层：N型轻掺杂，厚度50~100nm。这样在AlGaAs

/GaAs结合处形成二维电子气（2DEG）。制作源极和漏极：在轻掺杂AlGaAs层上两侧沉积重掺杂AlGaAs层，再沉积金锗金属层，形成欧姆接触。制作栅极：在AlGaAs层上中间沉积金或合金，形成肖特基接触。制作隔离区、薄膜电阻、金属-绝缘体-金属(MIM)电容等。这样的器件，其每级逻辑门的延时小至20pn。为了改善二维电子气的性能，人们开发了更为复杂结构的HEMT。图4.5简单HEMT的层结构复杂的HEMT层结构2.4.1 早期的铝栅PMOS工艺1970年前，标准的MOS工艺是铝栅P沟道。铝栅PMOS工艺特点：铝栅，栅长为20m。N型衬底，p沟道。氧化层厚1500Å。电源电压为—12V。速度低，最小门延迟约为80100ns。集成度低，只能制作寄存器等中规模集成电路。2.4MOS工艺

制造源、漏极与制造栅极采用两次掩膜步骤不容易对齐。这好比彩色印刷中，各种颜色套印一样，不容易对齐。若对不齐，彩色图象就很难看。在MOS工艺中，不对齐的问题，不是图案难看的问题，也不仅仅是所构造的晶体管尺寸有误差、参数有误差的问题，而是可能引起沟道中断，无法形成沟道，无法做好晶体管的问题。Al栅MOS工艺缺点:2.4.2铝栅重叠设计栅极做得长，同S、D重叠一部分铝栅重叠设计的缺点CGS、CGD都增大了加长了栅极，增大了管子尺寸，集成度降低2.4.3自对准技术与标准硅工艺1970年，出现了硅栅工艺。多晶硅Polysilicon，原是绝缘体，经过重扩散，增加了载流子，可以变为导体，用作电极和电极引线。在硅栅工艺中，S，D，G是一次掩膜步骤形成的。先利用光阻胶保护，刻出栅极，再以多晶硅为掩膜，刻出S，D区域。那时的多晶硅还是绝缘体，或非良导体。经过扩散，杂质不仅进入硅中，形成了S和D，还进入多晶硅，使它成为导电的栅极和栅极引线。自对准技术:将两次MASK步骤合为一次,让D，S和G三个区域一次成形。标准硅栅PMOS工艺硅栅工艺的优点：自对准的，它无需重叠设计，减小了电容，提高了速度。无需重叠设计，减小了栅极尺寸，漏、源极尺寸也可以减小，即减小了晶体管尺寸，提高了速度，增加了集成度。增加了电路的可靠性。2.4.4NMOS工艺由于电子的迁移率e大于空穴的迁移率h，即有e2.5h,因而，N沟道FET的速度将比P沟道FET快2.5倍。那么，为什么MOS发展早期不用NMOS工艺做集成电路呢？问题是NMOS工艺遇到了难关。所以,直到1972年突破了那些难关以后,MOS工艺才进入了NMOS时代。所以输出为低电平。NMOS非门逻辑关系：（设两管的开启电压为VT1=VT2=4V，且gm1＞＞gm2）

VvvT(+12V)DDo1Ti2VvvTo2T(+12V)i1DDVvoR(3～10kΩ)DD(100～200kΩ)DS2(+12V)DS1R(1)当输入vi为高电平8V时，T1导通，T2也导通。因为gm1＞＞gm2，所以两管的导通电阻RDS1＜＜RDS2，输出电压为：(2)当输入vi为低电平0V时，T1截止，T2导通。vO=VDD-VT＝8V＝VOH，即输出为高电平.所以电路实现了非逻辑。NMOS反相器电路图和芯片剖面示意图CMOS电路及工作原理2.4.5CMOS工艺VVVDDTPTNioVVVDDTPTNio(1)当vi=VOH=VDD时,

则有vGSN=VDD>VTN，故TN导通，导通内阻很低小于１K)，TP截止，内阻很高（108~109)。输出为低电平VOL，且VOL0(2)当vi=VIL=0V时，则有VGSN=0<VTN，TN截止，内阻很高（108~109)，而TP导通，导通内阻很低小于１K)

。输出为高电平VOH，且VOHVDDCMOS工艺技术是当代VLSI的主流工艺技术。特点：将NMOS器件和PMOS器件同时制作在同一硅衬底上分类：1.

P阱CMOS工艺－－N衬底制作P阱 2.

N阱CMOS工艺－－P衬底制作N阱 3.

双阱CMOS工艺CMOS前工序：阱的制作隔离区的制作栅的制作源、漏极的制作CMOS后工序：接触孔的制作连线的制作钝化层的制作绝缘层的制作三种工艺的制作过程基本相同，主要区别是阱的制作。一.阱的制作N-well

N-well

P-substrateP-well掩模版(MASK:NW)N-wellP-well现以双阱CMOS为例详细介绍制作步骤发：双井(1)晶片准备SUBSTRATE:P<100>RS:15-25Ω.cm晶片IQC激光打标清洗初始氧化 TOX=350±30A厚度测量淀积氮化硅层TN=1500±150A厚度测量SiO2Si3N4P-substrate清洗

HMDS涂光刻胶9300A软烤N井暴光6.显影坚膜干法刻蚀氮化硅层厚度测量

Tox<350A双井(2)SiO2Si3N4SiO2Si3N4P-substrateP.R.双井(3)N井离子注入P31,160Kev去光刻胶SiO2Si3N4P-substrateSiO2Si3N4P-substrateP.R.双井(4)清洗

预氧化Tox=2200±200A厚度测量SiO2Si3N4P-substrateSiO2Si3N4P-substrateN+双井(5)15:1HF刻蚀去除氮化硅层厚度测量Tox<350ASiO2P-substrateSiO2P-substrate双井(6)P井离子注入B

,60KevSiO2P-substrateSiO2P-substrate清洗

退火推入1150℃厚度测量Tox=1000±200A测与走道上不同色位置厚度测量Tox=2400±300A测走道上氧化层P-substrateP-substrateP-wellN-well双井(7)双井(8)去除二氧化硅层 6:1BOE10Min (BOE：Buffered-Oxide-Etch；HF：NH4F=1：6)P-substrateP-substrateP-wellN-well二.隔离区的制作掩模版(MASK:AC)

N-well

P-substrateP-wellSiO2隔离区N-wellACTIVEACTIVE源区(1)氧化Tox=350±30A厚度测量清洗淀积氮化硅层Tn=1500±150A厚度测量P-substrateP-substrateP-wellN-wellSi3N4SiO2Si3N4SiO2P-substrateP-substrateP-wellN-wellP.R.源区(2)清洗

HMDS涂光刻胶9300A软烤暴光6.显影坚膜干法刻蚀氮化硅层厚度测量

Tox<350A去光刻胶HMDS涂光刻胶9300A软烤暴光显影

P-substrateP-substrateP-wellN-wellP.R.Si3N4P场区(1)坚膜P场区离子注入BF2,60Kev去光刻胶P-substrateP-substrateP-wellN-wellP.R.Si3N4P场区(2)清洗场区氧化Tox=5500±300A厚度测量P-substrateP-substrateP-wellN-wellSi3N4P场区(3)15:1HF刻蚀去除氮化硅层厚度测量Tox<350A测走道上氧化层厚度15:1HF刻蚀厚度测量Tox<20A测走道上氧化层厚度测量Tox>5000A测PAD位置氧化层P-substrateP-substrateP-wellN-wellP场区(4)三.栅的制作掩模版(MASK:PL)N-wellACTIVE

N-well

P-substrateP-well栅极氧化及&Vt调整(1)清洗牺牲层氧化Tox=350±30A厚度测量P-substrateP-substrateP-wellN-wellSACoxideFieldoxideVt

离子注入B,30Kev,15:1HF刻蚀厚度测量Tox<20A测走道上氧化层厚度测量Tox>4500A测PAD位置氧化层P-substrateP-substrateP-wellN-wellSACoxideFieldoxide栅极氧化及&Vt调整(2)清洁栅极氧化Tox=250±20A厚度测量测走道上氧化层P-substrateP-substrateP-wellN-wellGateoxideFieldoxide栅极氧化及&Vt调整(3)多晶硅(1)淀积多晶硅Tp=4200±300A厚度测量RS测量Rs=13-20ohm/sqP-substrateP-substrateP-wellN-wellFieldoxideHMDS涂光刻胶9300A软烤

暴光(MASK:PL)

显影坚膜7.干法刻蚀多晶硅层

厚度测量

Tox<250A测产品走道9.15:1HF刻蚀10.厚度测量

Tox<20A测产品走道11.去除光刻胶

P-substrateP-substrateP-wellN-wellFieldoxide多晶硅(2)四、源、漏极的制作N-wellACTIVE

N-well

P-substrateP-well

N+

N+P+P+掩模版(MASK:N+，P+)HMDS涂光刻胶9300A软烤

暴光(MASK:N+)显影坚膜N+离子注入As,80Kev去除光刻胶

P-substrateP-substrateP-wellN-wellFieldoxideN+P-substrateP-substrateP-wellN-wellFieldoxideHMDS涂光刻胶9300A软烤

暴光(MASK:P+)显影坚膜P+离子注入BF2,80Kev去除光刻胶

P+N-wellACTIVE

N-well

P-substrateP-well

N+

N+P+P+掩模版(MASK:C1)五、接触孔的制作接触孔(1)清洗化学气相淀积磷硅玻璃层Tb=7500±700A厚度测量退火和致密P-substrateP-substrateP-wellN-wellFieldoxideP+P+N+N+接触孔(2)HMDS涂光刻胶9300A软烤

暴光(MASK:C1)显影

坚膜接触孔刻蚀厚度测量Tox<20A去除光刻胶接触孔退火P.R.P-substrateP-substrateP-wellN-wellFieldoxideP+P+N+N+N-wellACTIVE六、连线的制作掩模版:(MASK:M1)

N-well

P-substrateP-well

N+

N+P+P+金属(1)H2SO4

清洗50:1HF浸蚀NH4OH清洗

HCl

清洗溅射铝Tmetal=9000±500A厚度测量

P-substrateP-substrateP-wellN-wellFieldoxideP+P+N+N+BPSGAl金属(2)涂光刻胶9300A软烤

暴光(MASK:M1)显影

坚膜干法刻蚀金属去除光刻胶P-substrateP-substrateP-wellN-wellFieldoxideP+P+N+N+BPSGAl七、钝化层的制作掩模版：(MASK:PA)chipcircuitpad

CHIP

N-well

P-substrateP-well

N+

N+P+P+钝化(1)钝化膜化学沉积 TP=10000±1000A厚度测量HMDS涂光刻胶9300A软烤

暴光(MASK:PA)PassivationP-substrateP-substrateP-wellN-wellFieldoxideP+P+N+N+BPSGAlPassivationP-substrateP-substrateP-wellN-wellFieldoxideP+P+N+N+BPSG