接口技术 第5章 存储器系统

1第5章存储器系统2第5章存储器系统教学重点半导体存储芯片的结构半导体存储芯片与CPU的连接3存储器概述存储器在冯·诺依曼体系结构中的重要性冯·诺依曼机由运算部件、控制部件、存储部件、输入部件、输出部件五个部件组成采用二进制计算，存储程序并在程序控制下自动执行存储系统容量越大越好速度较快越好价格（成本）越低越好当前制造工艺的存储器件：工作速度较快的存储器，单位价格却较高；容量较大的存储器，虽然单位价格较低，但存取速度又较慢4存储器的分类和评价指标1、按读写方式分类随机存取存储器（RAM）：可以从任意位置进行读写的存储器，其读写时间与所处位置无关。（如半导体RAM）顺序存取存储器（SAM）：只能顺序进行读写的存储器，其读写时间与所处位置密切相关。（如磁带存储器）直接存取存储器（DAM）：它的寻道操作是随机的，但寻道后要顺序读写。由于它以存储块（扇区，一般为512B）为单位直接进行数据交换，所以称为直接存取存储器或块存储设备。（如磁盘、光盘）52、按存储介质和工作原理分类半导体存储器：以半导体集成电路为存储介质。如静态RAM、动态RAM和ROM芯片等。磁表面存储器：以磁性材料为表面存储介质。如软、硬磁盘存储器、磁带存储器等。光表面存储器：以光学材料为表面存储介质、以激光为读写手段。如CD-ROM、CD-RW、DVD-ROM、DVD-RW等光盘存储设备或光盘阅读设备。63、按存储时效分类易失性存储器：也称为易挥发存储器，只有加电才能维持其中的数据。如一般的半导体SRAM、DRAM芯片等。非易失存储器：也称为不挥发存储器，其中的数据可以长期保存。如磁盘存储器、半导体ROM、NVRAM（Non-VolatileRAM）等。74、按所处位置分类内存：位于微机的主板或插板上，以存储器的身份被访问。早期曾用磁芯实现，现在用半导体集成电路芯片来实现。外存：以外部设备的形式存在并被访问。在微机系统中主要指硬盘、软盘、光盘等设备，也包括用半导体芯片构成的半导体盘及各种移动存储装置。85、存储器的评价指标（1）速度：针对不同的存储器件和部件，该指标有不同的表示方法。（2）容量：存储器的容量用B、KB、MB、GB、TB、PB等进行表示。（3）存储成本：一般用每兆字节的价格来表示。存储器主要用容量、速度和成本来评价

9存储系统的层次结构除采用磁、光原理的辅存外，其它存储器主要都是采用半导体存储器课内主要介绍采用半导体存储器及其组成主存的方法CPUCACHE主存（内存）辅存（外存）10存储系统的层次结构CPU寄存器大容量辅助存储器辅助存储器主存储器高速缓存①每位成本减少②容量增加③存取时间增加④处理器存取频度减少解决容量、速度和价格矛盾的方法

11无论是微机大系统、还是微机小系统，无论是通用微机系统，还是嵌入式微机系统，都无一例外地要使用半导体存储器。半导体存储器12半导体存储器的分类按制造工艺双极型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按使用属性随机存取存储器RAM：可读可写、断电丢失只读存储器ROM：正常只读、断电不丢失详细分类，请看图示13图5.4半导体存储器的分类半导体存储器只读存储器（ROM）随机存取存储器（RAM）静态RAM（SRAM）动态RAM（DRAM）非易失RAM（NVRAM）双口RAM掩膜式ROM一次性可编程ROM（PROM）紫外线擦除可编程ROM（EPROM）电擦除可编程ROM（EEPROM）详细展开，注意对比14读写存储器RAM组成单元速度集成度应用SRAM触发器快低小容量系统DRAM极间电容慢高大容量系统NVRAM带微型电池慢低小容量非易失15SDRAM简介SDRAM是英文SynchronousDRAM的缩写，译成中文就是同步动态存储器的意思。SDRAM内存技术同步动态存储器（SDRAM）是在现有的标准动态存储器中加入同步控制逻辑（一个状态机），利用一个单一的系统时钟同步所有的地址数据和控制信号。使用SDRAM不但能提高系统表现，还能简化设计、提供高速的数据传输。在功能上，它类似常规的DRAM，且也需时钟进行刷新。

可以说，SDRAM是一种改善了结构的增强型DRAM。16DDR简介（一）DDR是

PC133之后的新标准，所谓

DDR(DoubleDataRate)是指双倍的资料输出量，所以效能是

PC133的二倍。DDR在每一个

Clock的上升缘(Rising)和下降缘(Falling)均输出资料，不同于

PC100／PC133只在上升缘才输出资料，所以

PC100／PC133的

SDRAM也称为

SDR(SingalDataRate)。

DDRDIMMs与SDRAMDIMMs的物理元数相同，但两侧的线数不同，DDR应用184pins，而SDRAM则应用168pins，因此，DDR内存不向后兼容SDRAM。17DDR简介（二）DDR内存模块分为DDR1600及DDR2100两种:DDR1600(又称PC1600／DDR200)﹕是指符合DDR1600标准的内存在100MHZ频率下运行可以得到200MHZ总线的频宽。该标准的内存只有64Bit，对于目前的PC系统而言，可提供1600MB／S的频宽。DDR2100(又称PC2100／DDR266)﹕是指在符合DDR2100准的内存在133MHZ频率下运行可以到266MHZ总线的频宽，其传输速度最大能达到2100MB／S的频宽。最新：DDR内存模块分为DDR4000：DDR4000(又称PC4000／DDR500)﹕是指在符合DDR4000标准的内存在250MHZ频率下运行可以到500MHZ总线的频宽，其传输速度最大能达到4000MB／S的频宽。18只读存储器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允许一次编程，此后不可更改EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写FlashMemory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除19半导体存储器芯片的结构地址寄存地址译码存储体控制电路AB数据缓冲DBOEWECS①存储体存储器芯片的主要部分，用来存储信息②地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元③

数据缓冲和读写控制逻辑选中存储芯片，控制读写操作20①存储体每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据存储容量与地址、数据线个数有关：芯片的存储容量＝2M×N＝存储单元数×存储单元的位数

M：芯片的地址线根数（字线数）

N：芯片的数据线根数（位线数）

示例21②地址译码电路译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码双译码单译码结构双译码结构双译码可简化芯片设计主要采用的译码结构22③数据缓冲和读写控制逻辑片选端CS*或CE*有效时，可以对该芯片进行读写操作输出OE*控制读操作。有效时，芯片内数据输出该控制端对应系统的读控制线写WE*控制写操作。有效时，数据进入芯片中该控制端对应系统的写控制线23

1、存储容量：由所能存放的字数及字长的乘积来表示，

即存储容量=字数×字长。

如：8位微机内存储器的容量多为64K字节。即64K×8位，而16位微机内存储器的容量为640K×8或1M×8位。32位微机内存储容量多为8M，16M，32M，64M以及128M字节即8M×8，16M×8，32M×8，64M×8，128M×8等。2、存取速度：一般以存取时间和存取周期来描述。

存取时间：指从存取命令发出到操作完成所经历的时间。

存取周期：指两次存储器访问所允许的最小时间间隔。8086----120ns80386---70ns奔腾----60nsMMX,PII----10～60ns半导体存储器的主要技术指标24

3、可靠性：指存储器对电磁场及温度等变化的抗干扰性。

平均无故障时间（MTBF，meantimebetweenfault）为几千小时以上。

4、制作工艺：决定了存取速度、功耗、集成度等指标。集成度：位／片功耗：mW/位（NMOS工艺）或uW/位（CMOS工艺）主要技术指标（续）25随机存取存储器静态RAMSRAM2114SRAM6264动态RAMDRAM4116DRAM216426静态RAMSRAM的基本存储单元是触发器电路每个基本存储单元存储一位二进制数许多个基本存储单元形成行列存储矩阵SRAM一般采用“字结构”存储矩阵：每个存储单元存放多位（4、8、16等）每个存储单元具有一个地址27六管基本存储电路，可存放一位二进制信息。28通常可以简化成一个存储单元的的基本型：

字线用来选中存储单元，位线用来读出或写入数据。29静态RAM的结构

30SRAM芯片2114存储容量为1024×418个引脚：10根地址线A9～A04根数据线I/O4～I/O1片选CS*读写WE*123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WE*A6A5A4A3A0A1A2CS*GND功能31SRAM2114的读周期数据地址TCXTODTTOHATRCTATCODOUTWECSTA读取时间从读取命令发出到数据稳定出现的时间给出地址到数据出现在外部总线上TRC读取周期两次读取存储器所允许的最小时间间隔有效地址维持的时间32SRAM2114的写周期TWCTWRTAW数据地址TDTWTWDOUT

DINTDWTDHWECSTW写入时间从写入命令发出到数据进入存储单元的时间写信号有效时间TWC写入周期两次写入存储器所允许的最小时间间隔有效地址维持的时间33SRAM芯片6264存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选CS1*、CS2读写WE*、OE*功能+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615其余还有6116（2K×8）、62128（16K×8）62256（32K×8）……课程实验平台使用了2片61c256（32kx8）构成系统的64k基本内存35动态RAMDRAM的基本存储单元是单个场效应管及其极间电容必须配备“读出再生放大电路”进行刷新每次同时对一行的存储单元进行刷新每个基本存储单元存储二进制数一位许多个基本存储单元形成行列存储矩阵DRAM一般采用“位结构”存储体：每个存储单元存放一位需要8个存储芯片构成一个字节单元每个字节存储单元具有一个地址36

单管动态RAM存储电路

也可以简化成和SRAM相同的基本形式（存储单元的基本型）。37DRAM芯片4116存储容量为16K×116个引脚：7根地址线A6～A01根数据输入线DIN1根数据输出线DOUT行地址选通RAS*列地址选通CAS*读写控制WE*VBBDINWE*RAS*A0A2A1VDDVSSCAS*DOUTA6A3A4A5VCC1234567816151413121110938DRAM4116的读周期DOUT地址TCACTRACTCAHTASCTASRTRAHTCASTRCDTRASTRC行地址列地址WECASRAS存储地址需要分两批传送行地址选通信号RAS*有效，开始传送行地址随后，列地址选通信号CAS*有效，传送列地址，CAS*相当于片选信号读写信号WE*读有效数据从DOUT引脚输出39DRAM4116的写周期TWCSTDS列地址行地址地址

TDHTWRTCAHTASCTASRTRAHTCASTRCDTRCTRASDINWECASRAS存储地址需要分两批传送行地址选通信号RAS*有效，开始传送行地址随后，列地址选通信号CAS*有效，传送列地址读写信号WE*写有效数据从DIN引脚进入存储单元40DRAM4116的刷新TRCTCRPTRAS高阻TASRTRAH行地址地址DINCASRAS采用“仅行地址有效”方法刷新行地址选通RAS*有效，传送行地址列地址选通CAS*无效，没有列地址芯片内部实现一行存储单元（共128个单元）的刷新没有数据从输入输出存储系统中所有芯片同时进行刷新DRAM必须每隔固定时间就刷新（PC/XT机要求2ms内进行128次刷新）41DRAM芯片2164存储容量为64K×116个引脚：8根地址线A7～A01根数据输入线DIN1根数据输出线DOUT行地址选通RAS*列地址选通CAS*读写控制WE*NCDINWE*RAS*A0A2A1GNDVSSCAS*DOUTA6A3A4A5A71234567816151413121110942只读存储器EPROMEPROM2716EPROM2764EEPROMEEPROM2717AEEPROM2864A43ROM通常可以分为以下几类：一、掩模ROM掩模ROM的基本原理可用下图给出的4×4MOSROM来说明。

元44在进行读操作时，根据地址码A1A0状态译码后，对应字线为高电平，与该字线相连的MOS管导通，相应位线为低电平，其它位线为高电平。

45二、可编程ROM(PROM)

可编程只读存储器（ProgrammableROM）的基本存储电路为一个晶体管。晶体管的集电极接Vcc，它的基极连接行线（字线），发射极通过一个熔丝与列线（位线）相连。01熔断46三、可编程可擦写ROM(EPROM)

紫外线可擦除可编程的存储器的基本存储电路由一个浮置栅雪崩注入型MOS（FAMOS）管T2和一个普通MOS管T1串联组成。其中FAMOS管作为存储器件用，而另一个MOS管则作为地址选择用，它的栅极受字线控制，漏极接位线并经负载并接到VCC。

47（1）原始状态（2）写入数据（3）紫外线擦除（4）清除数据48四、可编程可电擦写ROM(EEPROM)E2PROM的特点E2PROM（ElectricErasablePROM）即电可擦除可编程只读存储器，它突出的优点是在线擦除和改写，较新的E2PROM产品在写入时能自动完成擦除，且不需用专门的编程电源，可以直接使用系统的+5V电源。E2PROM既具有ROM的非易失性的优点，又能像RAM一样随机地进行读写，每个单元可重复进行一百万次以上的改写，保留信息的时间长达10年以上，不存在EPROM在日光下信息缓慢丢失的问题。49EPROM顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息一般使用专门的编程器（烧写器）进行编程编程后，应该贴上不透光封条出厂未编程前，每个基本存储单元都是信息1编程就是将某些单元写入信息050EPROM芯片2716存储容量为2K×824个引脚：11根地址线A10～A08根数据线DO7～DO0片选/编程CE*/PGM读写OE*编程电压VPP功能VDDA8A9VPPOE*A10CE*/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2Vss51EPROM芯片2764存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选CE*编程PGM*读写OE*编程电压VPP功能VppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGM*NCA8A9A11OE*A10CE*D7D6D5D4D31234567891011121314282726252423222120191817161552EPROM芯片2725612345678910111213141516171819202122232425262728VppA12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CEA10OEA11A9A8A13A14Vcc27256引脚图A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0CEOED7D6D5D4D3D2D1D027256逻辑图53EEPROM用加电方法，进行在线（无需拔下，直接在电路中）擦写（擦除和编程一次完成）有字节擦写、块擦写和整片擦写方法并行EEPROM：多位同时进行串行EEPROM：只有一位数据线54EEPROM芯片2817A存储容量为2K×828个引脚：11根地址线A10～A08根数据线I/O7～I/O0片选CE*读写OE*、WE*状态输出RDY/BUSY*功能NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GNDVccWE*NCA8A9NCOE*A10CE*I/O7I/O6I/O5I/O4I/O31234567891011121314282726252423222120191817161555EEPROM芯片2864A存储容量为8K×828个引脚：13根地址线A12～A08根数据线I/O7～I/O0片选CE*读写OE*、WE*功能VccWE*NCA8A9A11OE*A10CE*I/O7I/O6I/O5I/O4I/O3NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND12345678910111213142827262524232221201918171615典型的EPROM电路还有： 2716(2K×8)、2732(4K×8)、27128(16K×8)、27256(32K×8)典型的EEPROM电路有： 2816、2817、2864……课程实验平台使用了2片w27c512（64kx8）EEPROM存放监控程序等57FlashMemoryAT29C040A存储结构：512K×8有19个地址引脚A18～A08个数据引脚I/O7～I/O03个控制引脚片选CS*输出允许OE*写允许WE*扇区（256字节）擦写查询擦写是否完成58高速缓冲存储器接口

思路:在引入高速缓冲存储器的系统中，内存由两级存储构成。一级是采用高速静态RAM芯片组成的小容量存储器，即Cache；另一级是用廉价的动态RAM芯片组成的大容量主存储器。程序运行的所有信息存放在主存储器内，而高速缓冲存储器中存放的是当前使用最多的程序代码和数据，即主存中部分内容的副本。CPU访问存储器时，首先在Cache中寻找，若寻找成功，通常称为“命中”，则直接对Cache操作；若寻找失败，则对主存储器进行操作，并将有关内容置入Cache。

引入Cache是存储器速度与价格折衷的最佳方法。59CPU地址索引机构置换控制器高速缓冲存储器主存段（页）地址高位地址低位地址地址总线数据总线Cache结构框图60图中高速缓冲存储器用于存入要访问的内容，即当前访问最多程序代码和数据；地址索引机构中存放着与高速缓冲存储器内容相关的高位地址，当访问高速缓冲存储器命中时，用来和地址总线上的低位地址一起形成访问缓冲存储器地址；而置换控制器则按照一定的置换算法控制高速缓冲存储器中内容的更新。61一、地址映象方式1.全相联映象方式

从主存中将信息调入缓冲存储器通常是以“页”为单位进行的。为了准确寻址，必须将调入页的页地址编码全部存入地址索引机构中。主存中的每一个字块可映像到Cache任何一个字块位置上

622直接映象方式

规定缓存中各页只接收主存中相同页号内容的副本，即不同段中页号相同的内容只有一个能复制到缓存中去。这种映象的限制使对高速缓存的寻址变得相当简单，在地址索引机构中只要存入地址的段号即可。每个主存地址映像到Cache中的一个指定地址的方式称为直接映像。633分组相联映象方式分组相联映像将存储空间分成若干组，各组之间是直接映像，而组内各块之间则是全相联映像。二、地址索引机构索引结构一般采用按内容存取的相联存储器（CAM）实现。64三、置换控制策略在Cache中，选择置换策略追求的目标是获得最高的命中率。目前使用的策略有先进先出（FIFO）策略和最近最少使用（LRU）策略。

FIFO策略选择最早装入高速缓存的页作为被置换的页。

LRU策略选择CPU最近最少访问的页作为被替换的页。Intel公司的80486微处理器的片内Cache一般在1~16KB之间。有些具有RISC结构的微处理器片内Cache已达32KB。有的微机了为提高性能，除了片内Cache之处，还增设一个片外的二级Cache，其容量一般在256KB以上。65虚拟存储器简介虚拟存储器建立在“主存—辅存”层次，它能使计算机具有辅存的容量，接近于主存的速度存取，使程序员可以按比主存大得多的空间来编制程序，即按虚拟空间编址。从原理角度看，主存—辅存层次和Cache—主存层次有很多相似之处。它们采用的地址变换及映像方法和替换策略，从原理上看是相同的。66在采用磁盘作为辅助存储器后，可以在存储管理部件和操作系统的存储管理软件的支持下，使用户获得一个很大的编程空间，其容量大大超过真实的主存储器。这个在用户界面上看到的存储器，被称为虚拟存储器（VirtualMemory），简称VM。这时用户可以使用较长的地址编程，这种地址是面向程序的需要，而不必考虑程序将来在主存中的实际位置，因而称为逻辑地址，也称为虚地址。CPU可以按虚地址访问的空间甚至可达到整个辅存容量。67在计算机系统实际运行中，所编程序和数据在操作系统管理下，先送入磁盘，然后操作系统将当前即需运行的部分调入内存，供CPU操作，其余暂不运行的部分留在磁盘中。随程序执行的需要，操作系统自动按一定替换算法进行调度，将当前暂不运行部分调回磁盘，将程序需要的模块由磁盘调入主存。CPU执行程序时，需将程序提供的虚地址变换为主存的实际地址（实地址、物理地址）。一般是先由存储管理部件判断该地址的内容是否在主存中，若已调入主存，则通过地址变换机制将虚地址转换为实地址，然后访问主存的实际单元。若尚未调入主存，则通过缺页中断程序，以页为单位调入或实现主存内容调换。6869半导体存储器与CPU的连接这是本章的重点内容SRAM、EPROM与CPU的连接译码方法同样适合I/O端口70存储芯片与CPU的连接存储芯片的数据线存储芯片的地址线存储芯片的片选端存储芯片的读写控制线存储芯片地址线的连接芯片的地址线通常应全部与系统的低位地址总线相连寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”系统地址线的高位参与“片选”片内译码A9～A0存储芯片000H001H002H…3FDH3FEH3FFH全0全1000000000000000000010000000010…111111110111111111101111111111范围（16进制)A9~A0译码和译码器译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程译码电路可以使用门电路组合逻辑译码电路更多的是采用集成译码器常用的2:4译码器：74LS139常用的3:8译码器：74LS138常用的4:16译码器：74LS154存储器的地址选择全译码选择方式部分译码选择方式线性选择方式(1)全译码选择方式A15A14A13A16CBAG1LS138

2764A19A18A17A12～A0CEY6G2AG2BIO/M1C000H1DFFFH全0全100011100001110地址范围A12~A0A19A18A17A16A15A14A13全译码：所有的系统地址线均参与对存储单元的译码寻址，包括片内译码：低位地址线对芯片内各存储单元的译码寻址片选译码：高位地址线对存储芯片的译码寻址采用全译码，每个存储单元的地址都是唯一的，不存在地址重复译码电路可能比较复杂、连线也较多(2)部分译码选择方式138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAG1G2AG2BIO/MCECECECEY0Y1Y2Y3A19~A15A14~

A12A11~A0一个可用地址1234××10×××10×××10×××10×000001010011全0~全1全0~全1全0~全1全0~全120000H~20FFFH21000H~21FFFH22000H~22FFFH23000H~23FFFH部分译码：只有部分高位地址线参与对存储芯片的译码每个存储单元将对应多个地址(地址重复），需要选取一个可用地址可简化译码电路的设计但系统的部分地址空间将被浪费（3）线性选择方式A14A12～A0A13(1)2764(2)2764

CECEA19~

A15A14A13A12~A0一个可用地址12××××××××××1001全0~全1全0~全104000H~05FFFH02000H~03FFFHA14A13不能同时为0线选译码：只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）虽构成简单，但地址空间严重浪费会出现地址重复（一个存储单元对应多个存储地址）78片选端译码小结在系统中，存储芯片的片选控制端主要与地址发生联系：包括地址空间的选择（接系统的IO/M*信号）和高位地址的译码选择（与系统的高位地址线相关联）对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用内存的扩展位扩展

增加字长（每个存储单元的位数）字扩展增加存储器容量（存储单元数）存储器的数据线及控制线的连接位扩展若芯片的数据线正好8根：一次可从芯片中访问到8位数据全部数据线与系统的8位数据总线相连若芯片的数据线不足8根：利用多个芯片扩充数据位这个扩充方式简称“位扩展”2114（1）A9～A0I/O4～I/O1片选D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数其它连接都一样这些芯片应被看作是一个整体常被称为“芯片组”位

扩

展字扩展存储系统常需利用多个存储芯片扩充容量，也就是扩充了主存储器地址范围这种扩充简称为“地址扩展”或“字扩展”进行“地址扩展”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址这个寻址方法，主要通过将存储芯片的片选端与译码器的输出端相关联来实现地址扩充（字扩展）片选端D7～D0A19～A10A9～A0A9～A0D7～D0CE1K×8（2）A9～A0D7～D0CE译码器000000000000000000011K×8（1）举例存储器设计系统连线图为：思考题：

1、若将6264的片选信号接入Y4、Y5端，地址将如何

变化？2、将A16、A17的或门改为与非门，地址又如何变化？AY0BY1CY2G1Y3G2AY4G2BY574LS138Y6Y7A11A12A13A14

&A19……A15RAMROM○A10~A0例:写出下图中RAM和ROM各自的存储容量以及地址范围A19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0RAM1111110100101010101010101010101ROM1111111100101010101010101010101RAM=211=2KROM=211=2KRAM:FD000H|FD7FFHR0M:FF000H|FF7FFH1＃1110000010101010101010101010101012#111000101010101010101010101010101A19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A08K×88K×8例：写出y0*~y7*分别被译中时的地址范围D15~D8例：用1K×8的RAM芯片构成4KB的存储器,安排在64K空间的最低位置,共16根地址线,则4K芯片占用的地址空间如下，画连线图。1＃000000010101010101010101012＃000001010101010101010101013＃000010010101010101010101014＃00001101010101010101010101A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A01#:0000~03FFH2#:0400~07FFH3#:0800~0BFFH4#:0C00~0FFFH例：用4K×8的EPROM芯片2732,8K×8的RAM芯片6264,译码器74LS138构成8K字的ROM和8K字RAM的存储器系统,地址从00000H开始,连续,系统配置为最小模式。图确定扩展方式：EPROM:字扩展、位扩展；RAM:位扩展计算所需芯片个数：

EPROM=（要求容量×字长）/（芯片容量×字长）=（8K×16）/（4K×8）=4RAM=（要求容量×字长）/（芯片容量×字长）=（8K×16）/（8K×8）=2地址分配：

A19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A01#EPROM1:00000H~01FFEHEPROM2:00001H~01FFFH2#EPROM3:02000H~03FFEHEPROM4:02001H~03FFFH3#SRAM1:04000H~07FFEHSRAM2:04001H~07FFFHEPROM:4K×8→8K×16RAM:8K×8→8K×16EPROM10000000000000000000000000001111111111110EPROM20000000000000000000100000001111111111111EPROM30000001000000000000000000011111111111110EPROM40000001000000000000100000011111111111111RAM10000010000000000000000000111111111111110RAM20000010000000000000100000111111111111111片内地址线：EPROM＝4K=212,A12~A1，A13二次译码

RAM＝8K=213,A13~A1片选地址线（译码器输入端）:A16~A14

剩余地址线：A19~A17→G2A确定译码器控制端的连线:确定译码器输出与芯片组的连接控制信号的连接例：用4K×8的EPROM芯片2732,8K×8的RAM芯片6264,译码器74LS138构成8K字的ROM和8K字RAM的存储器系统,地址从00000H开始,连续,系统配置为最小模式。图确定扩展方式：EPROM:字扩展、位扩展；RAM:位扩展计算所需芯片个数：

EPROM=（要求容量×字长）/（芯片容量×字长）=（8K×16）/（4K×8）=4RAM=（要求容量×字长）/（芯片容量×字长）=（8K×16）/（8K×8）=2地址分配：

A19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A01#EPROM1:00000H~01FFEHEPROM2:00001H~01FFFH2#EPROM3:02000H~03FFEHEPROM4:02001H~03FFFH3#SRAM1:04000H~07FFEHSRAM2:04001H~07FFFHEPROM:4K×8→8K×16RAM:8K×8→8K×16EPROM10000000000000000000000000001111111111110EPROM20000000000000000000100000001111111111111EPROM30000001000000000000000000011111111111110EPROM40000001000000000000100000011111111111111RAM10000010000000000000000000111111111111110RAM20000010000000000000100000111111111111111片内地址线：EPROM＝4K=212,A12~A1，A13二次译码

RAM＝8K=213,A13~A1片选地址线（译码器输入端）:A16~A14

剩余地址线：A19~A17→G2A确定译码器控制端的连线:确定译码器输出与芯片组的连接控制信号的连接A17A18A19+CECE&&A0BHE存储器空间的分配和使用扩展内存XMSFFFFFH64K高端内存HMAC8000HROM扩展、系统BIOS地址384KB上位存储器（UM）C0000HVGABIOSB8000H彩色字符模式视频缓冲区B0000H单色字符模式视频缓冲区A0000H图形模式视频缓冲区可用空间640KB主存储器临时程序区

TPA系统程序（DOS的驻留部分、驱动程序等）00500HDOS数据区00400HBIOS数据区00000H中断向量表DOS操作系统的内存安排控制信号的连接M*/IORD*、WR*ALE、DENREADY、WAITDT/R*9899存储芯片的读写控制芯片OE*与系统的读命令线相连当芯片被选中、且读命令有效时，存储芯片将开放并驱动数据到总线芯片WE*与系统的写命令线相连当芯片被选中、且写命令有效时，允许总线数据写入存储芯片100存储芯片与CPU的配合存储芯片与CPU总线的连接，还有两个很重要的问题：CPU的总线负载能力CPU能否带动总线上包括存储器在内的连接器件存储芯片与CPU总线时序的配合CPU能否与存储器的存取速度相配合101总线驱动CPU的总线驱动能力有限单向传送的地址和控制总线，可采用三态锁存器和三态单向驱动器等来加以锁存和驱动双向传送的数据总线，可以采用三态双向驱动器来加以驱动102时序配合分析存储器的存取速度是否满足CPU总线时序的要求如果不能满足：考虑更换芯片总线周期中插入等待状态TW切记：时序配合是连接中的难点接口任务用二片61C256静态RAM构成系统的64K基本内存，存放用户程序/数据，地址范围为00000H-0FFFFH。用二片W27C512EEPROM（64K），EP1存放监控程序，地址范围F0000H－FFFFFH104*8086的16位存储器接口数据总线为16位，但存储器按字节进行编址用两个8位的存储体(BANK)构成16位BANK1奇数地址BANK0偶数地址D15-D0D7-D0D15-D8A19-A0译码器控制信号体选信号和读写控制如何产生？如何连接？1058086的16位存储器接口读写数据有以下几种情况：读写从偶数地址开始的16位的数据读写从奇数地址开始的16位的数据读写从偶数地址开始的8位的数据读写从奇地址开始的8位的数据8086读写16位数据的特点：读16位数据时会读两次，每次8位。读高字节时BHE*=0，A0=1；读低字节时BHE*=1，A0=0每次只使用数据线的一半：D15-D8或D7-D0写16位数据时一次写入。BHE*和A0同时为0同时使用全部数据线D15～D01068086的16位存储器接口两种译码方法独立的存储体译码器每个存储体用一个译码器；缺点：电路复杂，使用器件多。独立的存储体写选通译码器共用，但为每个存储体产生独立的写控制信号但无需为每个存储体产生独立的读信号，因为8086每次仅读1字节。对于字，8086会连续读2次。电路简单，节省器件。1071）独立的存储体译码器D15-D9D8-D0高位存储体(奇数地址)低位存储体(偶数地址)A16-A1A15-A0A15-A0D7-D0D7-D064KB×8片64KB×8片CS*Y0*Y7*Y0*Y7*CBAA19A18A17CBAA19A18A17CS*G1G2A*G2B*G1G2A*G2B*OE*WE*OE*WE*MEMR*MEMW*BHE*A0VccVcc注意这些信号线的连接方法MEMW#信号同时有效，但只有一个存储体被选中读16位数据时每个体被选中几次？1082）独立的存储体写选通D15-D9D8-D0高位存储体(奇数地址)低位存储体(偶数地址)A16-A1A15-A0A15-A0D7-D0D7-D064KB×8片64KB×8片CS*Y0*Y7*CBAA19A18A17CS*G1G2A*G2B*OE*WE*OE*WE*MEMR*BHE*A0VccGNDMEMW*≥1≥1每个存储体用不同的读控制信号读16位数据时每个体被选中几次？109例题：用2片62256（32KX8RAM）组成8086系统中的64KX8RAM。在8086系统中偶地址单元中数据由数据总线低8位传送，奇地址单元中数据由数据总线的高8位传送。奇偶地址数据存取分别由BHE和A0控制。110111112说明：1、地址信号A0~A19和BHE是8086CPU经锁存器8282或74LS373锁存后产生的信号。2、数据总线D0~D15是8086CPU的AD0~AD15经8286或74LS245缓冲后产生的信号。3、MEMR和MEMW在小模式下由8086CPU的M/IO和RD,WR信号产生，在大模式下由8288产生。4、IC0为偶地址存储器，其数据由数据总线低8位传输。IC1为奇地址存储器，其数据由数据总线高8位传输。由A0和BHE控制写信号实现奇偶地址读写。