计算机组成原理第四章课件

第四章存储器4.1概述4.2主存储器4.3高速缓冲存储器4.4辅助存储器4.1概述一、存储器分类1.按存储介质分类

存储介质是指能寄存“0”、“1”两种代码并能区别两种状态的物质或元器件。(1)半导体存储器(2)磁表面存储器(3)磁芯存储器(4)光盘存储器易失TTL、MOS磁头、载磁体硬磁材料、环状元件

激光在磁光材料上进行读写操作。非易失体积小、功耗低、存取时间短磁盘、磁带(1)存取时间与物理地址无关（随机访问）顺序存取存储器（串行）磁带4.12.按存取方式分类(2)存取时间与物理地址有关（串行访问）随机存储器只读存储器直接存取存储器先直接后串行磁盘在程序的执行过程中可读可写在程序的执行过程中只读磁盘、磁带、光盘高速缓冲存储器（Cache）FlashMemory存储器主存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态RAM动态RAM3.按在计算机中的作用分类4.1高低小大快慢辅存寄存器缓存主存磁盘光盘磁带光盘磁带速度容量价格位／1.存储器三个主要特性的关系二、存储器的层次结构CPUCPU主机4.1缓存CPU主存辅存2.缓存主存层次和主存辅存层次10ns20ns200nsms4.1缓存-主存层次主要解决CPU和主存速度不匹配的问题，主存和缓存之间的数据调用是由硬件自动完成的。主存-辅存层次主要解决存储系统的容量问题。主存和辅存之间的数据调用是由硬件和操作系统共同完成。缓存主存辅存主存虚拟存储器虚地址逻辑地址实地址物理地址主存储器（速度）（容量）1)指令地址码访问的地址为虚地址或逻辑地址。2)程序在执行过程中真正能访问到的地址为物理地址。4.2主存储器一、概述1.主存的基本组成存储体驱动器译码器MAR控制电路读写电路MDR....................地址总线数据总线读写2.主存和CPU的联系MDRMARCPU主存读数据总线地址总线写4.2

高位字节地址为字地址低位字节地址为字地址字地址字节地址11109876543210840字节地址字地址4523014203.主存中存储单元地址的分配4.2低地址存高字节(大端模式）低地址存低字节（小端模式）计算机系统可以按字（存储字长）寻址，也可以按字节寻址。不同机器存储字长不同，存储字长取8的倍数。设地址线24根按字节寻址按字寻址若字长为16位按字寻址若字长为32位224=16M8M4M(2)存储速度4.主存的技术指标(1)存储容量存放二进制代码的总数量

存储器的访问时间

存取时间4.2指启动一次存储器操作，到完成该操作所需要的全部时间。1)读出时间指从存储器接收到有效地址，到产生有效输出所需要的全部时间。2)写入时间是从存储器接收到有效地址开始，到数据写入被选中单元为止所需要的时间。(3)存储器的带宽

连续两次独立的存储器操作（读或写）所需的最小间隔时间

位/秒

存取周期单位时间内存储器存取的信息量。芯片容量二、半导体存储芯片简介1.半导体存储芯片的基本结构译码驱动存储矩阵读写电路1K×4位16K×1位8K×8位片选线读/写控制线地址线……数据线……地址线（单向）数据线（双向）1041411384.21)译码驱动电路：把总线送来的地址信号翻译成对应存储单元的选择信号，该信号在读写电路的配合下完成对备选中单元的读/写操作。2)读写电路：读写放大器和写入电路3)控制线：读写控制线与片选线两种。存储芯片通过地址总线、数据总线和控制总线与外部连接。0,015,015,70,7

读/写控制电路

地址译码器

字线015…………16×8矩阵…………07D07D位线读/写选通A3A2A1A0……2.半导体存储芯片的译码驱动方式(1)线选法（16×8存储芯片）4.200000,00,7…0……07……D07D读/写选通A3A2A1A0A40,310,031,031,31

Y地址译码器

X地址译码器

32×32矩阵……A9I/OA8A7A56AY0Y31X0X31D读/写……(2)重合法（1K×1位）4.200000000000,00,31……I/OD0,0读

静态RAM用触发器工作原理存储信息，信息读出后，仍保持其原状态，不需要再生。

电源掉电时，原存储信息丢失，故属于易失性半导体存储器。

基本单元单元由6个MOS管组成。三、随机存取存储器(RAM)1.静态RAM(SRAM)(1)静态RAM基本电路A´触发器非端1T4T~触发器5TT6、行开关7TT8、列开关7TT8、一列共用A

触发器原端T1~T4T5T6T7T8A´A写放大器写放大器DIN写选择读选择DOUT读放位线A位线A´列地址选择行地址选择T1~T4(2)静态RAM芯片举例存储容量1K×4位......I/O1I/O2I/O3I/O4A0A8A9WECSCCVGNDIntel21142.动态RAM(DRAM)

1）动态RAM基本单元电路有三管式和单管式。主要由MOS管和电容组成。2）利用电容存储电荷的原理来寄存信息。

3）电容电荷一般只能维持1~2ms，电源不掉电，信息也丢失。4）需要对存储单元进行动态再生和刷新。5）与静态RAM比，集成度高，功耗低。DD预充电信号读选择线写数据线写选择线读数据线VCgT4T3T2T11(1)动态RAM基本单元电路读出与原存信息相反读出时数据线有电流为“1”数据线CsT字线DDV010110写入与输入信息相同写入时CS充电为“1”放电为“0”T3T2T1T无电流有电流

(2)动态RAM刷新

1）刷新的过程就是将原存信息读出，再由刷新放大器形成原信息并重新写入的再生过程。

2）动态RAM存储单元内容长时间不读写会慢慢消失，必须定时刷新，一般为2ms刷新一次，称为刷新周期。

3）刷新按行进行。(3)动态RAM刷新

刷新与行地址有关①集中刷新（存取周期为0.5μs）“死时间率”为128/4000×100%=3.2%“死区”为0.5μs×128=64μs周期序号地址序号tc0123871387201tctctctc3999VW01127读/写或维持刷新读/写或维持3872个周期（1936）128个周期（64）刷新时间间隔（2ms）刷新序号•••••••μsμstcXtcY••••••以128

×128矩阵tC=tM+tR读写刷新无“死区”②

分散刷新（存取周期为1μs）(存取周期为0.5μs

+0.5μs)W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔128个读写周期以128

×128矩阵为例

③异步刷新对于128×128的存储芯片（存取周期为0.5μs）将刷新安排在指令译码阶段，不会出现“死区”“死区”为0.5μs若每隔15.6μs刷新一行而且每行每隔2ms刷新一次若每隔2ms集中刷新一次“死区”为64μs3.动态RAM和静态RAM的比较DRAMSRAM存储原理集成度芯片引脚功耗价格速度刷新电容触发器高低少多小大低高慢快有无主存缓存4.2DDR=DoubleDataRate双倍速率同步动态随机存储器(2)静态RAM芯片举例存储容量1K×4位......I/O1I/O2I/O3I/O4A0A8A9WECSCCVGNDIntel2114四、只读存储器（ROM）1.掩膜ROM(MROM)行列选择线交叉处有MOS管为“1”。行列选择线交叉处无MOS管为“0”。存储的信息由生产厂家在掩膜工艺过程中“写入”，用户不能修改。

2.PROM(一次性编程)VCC行线列线熔丝熔丝断为“0”为“1”熔丝未断芯片出厂时内容全部为0，用户可以用专门的PROM写入器将信息写入。

3.EPROM(多次性编程)EPROM是一种可擦除可编程只读存储器，用户可以对其信息作任意次的改写。

采用紫外线进行擦除，擦除时间比较长（8-20分钟），但不能对个别需要改写的单元进行单独擦除或重写。…控制逻辑Y译码X译码数据缓冲区Y控制128×128存储矩阵…………PD/ProgrCSA10A7…A6A0..…DO0…112………………A7A1A0VSSDO2DO0DO1……27162413………………VCCA8A9VPPCSA10PD/ProgrDO3DO7…2716EPROM的逻辑图和引脚PD/Progr功率下降/编程输入端

读出时为低电平4.EEPROM(多次性编程)电可擦写局部擦写20ms全部擦写5.FlashMemory(快擦型存储器)比E2PROM快4.2EPROM价格便宜集成度高EEPROM电可擦洗重写，重写速度快(5us)具备RAM功能FLAH编程、读取、擦除。高密度非易失性读写存储器。存储空间：CPU决定存储器：用户需求定存储芯片：芯片厂家五、存储器与CPU的连接1.存储器容量的扩展(1)位扩展（增加存储字长）用2片1K

×

4位存储芯片组成1K

×

8位的存储器10根地址线8根数据线DD••••D0479AA0•••21142114CSWE4.2(2)字扩展（增加存储字的数量）用2片1K

×

8位存储芯片组成2K

×

8位的存储器11根地址线8根数据线1K

×

8位1K

×

8位D7D0•••••••••••••••••WEA1A0•••A94.2CS0A10

1CS1(3)字、位扩展用8片1K

×

4位存储芯片组成4K

×

8位的存储器8根数据线12根地址线WEA8A9A0...D7D0……A11A10CS0CS1CS2CS3片选译码................4.21K×41K×41K×41K×41K×41K×41K×41K×4

2.存储器与CPU的连接

(1)地址线的连接低位地址线(2)数据线的连接字扩展(3)读/写线的连接(4)片选线的连接/MREQ，高位地址线。(5)合理选用芯片4.2例4.1设CPU有16根地址线，8根数据线，并用/MREQ作为访存控制信号，用/WR作为读/写控制信号。现有存储芯片：1K*4位RAM，4K*8位RAM，8K*8位RAM，2K*8位ROM，4K*8位ROM,8K*8位ROM及74138译码器和几种门电路。1）主存地址空间分配：6000H-67FFH为系统程序区6800H-6BFFH为用户程序区2）合理选择存储芯片，说明各选几片。3）详细画出存储芯片的片选逻辑图。例4.1

解:

(1)写出对应的二进制地址码(2)确定芯片的数量及类型0110000000000000A15A14A13A11A10…A7…

A4A3…

A0…01100111111111110110100000000000…01101011111111112K×8位1K×8位RAM2片1K×4位ROM1片

2K×8位4.2(3)分配地址线A10~A0接2K

×

8位ROM的地址线A9~A0接1K

×

4位RAM的地址线(4)确定片选信号CBA0110000000000000A15A13A11A10…A7…

A4A3…

A0…01100111111111110110100000000000…01101011111111112K

×

8位1片ROM1K

×

4位2片RAM4.2真值表输入：自然二进制码输出：低电平有效2K

×8位ROM

1K

×4位

RAM1K

×4位

RAM………&PD/ProgrY5Y4G1CBAG2BG2A……MREQA14A15A13A12A11A10A9A0…D7D4D3D0WR…………例4.1

CPU与存储器的连接图4.2………(1)写出对应的二进制地址码例4.2

假设同前，要求最小8K为系统程序区，相邻16K为用户程序区，最大4K为系统程序工作区。(2)确定芯片的数量及类型(3)分配地址线(4)确定片选信号1片8K

×

8位

ROM2片8K

×

8位

RAM1片4K×

8位的RAMA11~A0接ROM和RAM的地址线4.2例4.3

设CPU有20根地址线，8根数据线。并用IO/M作访存控制信号。RD为读命令，WR为写命令。现有2764EPROM(8K×8位),外特性如下：…D7D0CEOECE片选信号OE允许输出PGM可编程端PGM…A0A12用138译码器及其他门电路（门电路自定）画出CPU和2764的连接图。要求地址为F0000H~FFFFFH,

并写出每片2764的地址范围。4.2七、提高访存速度的措施采用高速器件调整主存结构1.单体多字系统W位W位W位W位W位地址寄存器主存控制部件............单字长寄存器数据寄存器存储体采用层次结构Cache主存增加存储器的带宽4.2在一个存取周期内，从同一地址取出4条指令，然后逐条将指令送至CPU执行，即每隔1/4存取周期，主存向CPU送一条指令。

前提：指令和数据在内存内必须连续存放。2.多体并行系统(1)高位交叉（顺序存取）各个体并行工作M0地址01……n－1M1nn+1……2n－1M22n2n+13n－1M33n3n+14n－1…………地址译码体内地址体号多体模块组成的存储器，每个模块有相同的容量和存取速度，各模块有自己独立的地址寄存器、数据寄存器、地址译码、驱动电路和读写电路，能并行工作，又能交叉工作。(2)低位交叉（交叉存储）M0地址04……4n－4M115……4n－3M2264n－2M3374n－1…………地址译码

体号体内地址各个体轮流编址问题：交叉存储器可以一次读取多个字，总线宽度不变怎么办？低位交叉的特点在不改变存取周期的前提下，增加存储器的带宽时间单体访存周期单体访存周期4.2启动存储体0启动存储体1启动存储体2启动存储体3例：设有4个模块组成的四体存储器结构，每个体的存储字长为32位，存取周期为200ns，假设数据总线宽度为32位，总线传输周期为50ns，试求读取128位顺序存储器和交叉存储器的存储器带宽。(3)存储器控制部件（简称存控）易发生代码丢失的请求源，优先级最高严重影响CPU工作的请求源，给予次高优先级4.2控制线路排队器节拍发生器QQCM来自各个请求源……主脉冲存控标记触发器4.3高速缓冲存储器一、Cache概述问题的引入Cache工作原理Cache基本结构Cache读写操作Cache的改进1.问题的提出避免CPU“空等”现象CPU和主存（DRAM）的速度差异缓存CPU主存容量小速度高容量大速度低程序访问的局部性原理2.Cache的工作原理(1)主存和缓存的编址主存和缓存按块存储块的大小相同B

为块长~~~~……主存块号主存储器012m－1字块0字块1字块M－1主存块号块内地址m位b位n位M块B个字缓存块号块内地址c位b位C块B个字~~~~……字块0字块1字块C－1012c－1标记Cache缓存块号4.3(2)命中与未命中缓存共有C

块主存共有M

块M>>C主存块调入缓存主存块与缓存块建立了对应关系标记记录与某缓存块建立了对应关系的主存块

块号命中未命中主存块与缓存块未建立对应关系主存块未调入缓存(3)Cache命中率CPU欲访问的信息在Cache中的比率命中率与Cache的容量与块长有关一般每块:

4至8个字块长取一个存取周期内从主存调出的信息长度在程序的执行时间，Nc为访问Cache的总命中的次数，Nm为访问主存的总次数.

命中率h为H=Nc/(Nc+Nm).(2)tc为命中时的Cache访问时间，tm为未命中时的主存访问时间，1-h为未命中率。平均访问时间ta为：ta=h*tc+（1-h）*tm(3）e为访问效率：E=tc/ta*100%例4.7假设CPU执行某段程序时，共访问Cache命中2000次，访问主存50次。已知Cache的存取周期为50ns，

主存的存取周期200ns。求Cache-主存系统的命中率、效率和平均访问时间。数据总线Cache替换机构可装进？命中？主存Cache地址映象变换机构主存访问主存替换CacheCache存储体块号块内地址直接通路访问主存装入CacheNNYY块号块内地址CPU主存地址地址总线Cache地址3.Cache基本结构Cache替换机构由CPU完成Cache存储体主存Cache地址映象变换机构4.Cache的读写操作

访问Cache取出信息送CPU

访问主存取出信息送CPU将新的主存块调入Cache中执行替换算法腾出空位

结束命中？Cache满？CPU发出访问地址

开始YNYN读

对Cache写操作，必须与被映射的主存块内的信息完全一致。1）写直达法2）写回法写Cache和主存的一致性5.Cache的改进(1)增加Cache的级数片载（片内）Cache片外Cache(2)统一缓存和分开缓存指令Cache数据Cache与主存结构有关与指令执行的控制方式有关是否流水Pentium8K指令Cache8K数据CachePowerPC62032K指令Cache

32K数据Cache二、Cache主存的地址映象

Cache中的块取自主存中的某个块，将主存中某个块复制到Cache中某个块，依据一定的映射规则，由主存地址映射到Cache地址称为地址映射（1）直接映射方式

（2）全相联映射方式

（3）组相联映射方式1.直接映象方式每个缓存块

i

可以和若干个主存块对应每个主存块

j

只能和一个缓存块对应字块字块地址主存字块标记t

位c

位b

位主存地址m位Cache内地址例：某内存为64块，Cache有4块，采用直接映射方式。主存中任意块和Cache中唯一的块相对应。主存块号块内地址m位b位00011011000000000001000010000011000100000101000110111001111010111011111100111101111110111111…………000011Mod100=?jModC=?ji标记？？1111字块1

标记字块0

标记字块2c-1标记Cache存储体t位01C－1…字块字块地址主存字块标记t

位c

位b

位主存地址比较器（t位）=≠不命中有效位=1？*m位Cache内地址否是命中i=j

mod

C直接映象方式的特点：不灵活，每个主存块只能固定对应某个缓存块，即使还空着许多位置也不能用。有其它改进的映象方式吗2.全相联映象方式主存中的任一块可以映象到缓存中的任一块主存字块标记

字块内地址主存地址m位b位例：某内存为64块，Cache有4块，采用直接映射方式。00011011000000000001000010000011000100000101000110111001111010111011111100111101111110111111…………i标记？？111100111010字块2m－1字块2c－1字块1

字块0……字块2c－1字块1字块0…标记标记标记m

=

t+cCache存储器主存储器

字块0优点：灵活，命中率高。缺点:主存字块标记为全部块地址，访问Cache时主存的字块标记要和Cache的全部标记位进行比较。全相联映象方式特点3.组相联映象方式某一主存块

j

按模Q

映射到缓存的第i

组中的任一块字块组地址主存字块标记t

位q位b

位主存地址m位Cache内地址例：某内存为64块，Cache有4块，每组2块，采用组相联映射方式。Cache分成Q组，每组R块，i=jmodQ.组内两块，组相联映射定义为二路组相联。01000000000001000010000011000100000101000110111001111010111011111100111101111110111111…………000001Mod10=?jModq=?i标记？？111011Mod10=?0000011101字块2m－1字块2c-r+1

字块2c-r+

1字块2c-r字块2c-r

－

字块1字块0………字块3标记字块1标记字块2c－1标记字块2标记字块0标记字块2c－2标记…………字块内地址组地址主存字块标记组012c-r－1主存地址Cache主存储器共Q

组，每组内两块（r=1)1字块0字块1字块0字块2c-r字块2c-r+1例4.8假设主存容量为512KB,Cache容量为4KB，每个字块为16个字，每个字32位。1）Cache地址有多少位，可容纳多少块。2）主存地址有多少位，可容纳多少块3）在直接映射方式下，主存的第几块映射到Cache的第5块。（设起始字块为第一块）4）画出直接映射方式下主存地址字段中各段的位数。例4.9假设主存容量为512K*16位，Cache容量为4096*16位，块长为4个16位的字，访存地址为字地址。1)在直接映射方式下，设计主存的地址格式。2）在全相联映射方式下，设计主存的地址格式。3）在二路组全相联映射方式下，设计主存的地址格式。4）若主存容量为1024K*16位，块长不变，在四路组相联方式下，设计主存的地址格式。例4.10假设Cache的工作速度是主存的5倍，且Cache被访问命中的概率是95%，则采用Cache后，存储器性能提高多少?例4.11设某机主存容量为16MB,Cache容量为8KB，每字块有8字，每字32位。设计一个四路组相联映射的Cache组织。1)画出主存地址字段中各段的位数。2）设Cache初态为空，CPU一次从主存的第0,1,2，…，99单元读出100个字，并重复10次，问命中率多少？3）若Cache速度是主存速度的5倍，试问有Cache和无Cache相比，速度提高多少倍？4）系统的效率为多少？三、替换算法1.先进先出（FIFO）算法2.近期最少使用法（LRU）算法小结某一主存块只能固定映射到某一缓存块直接全相联组相联某一主存块能映射到任一缓存块某一主存块能映射到某一缓存组中的任一块不灵活成本高考研题：假设某计算机按字变址，Cache有4个行，Cache和主存之间交换的块为2个字。若Cache的内容初始为空，采用2路组相联映射方式和LRU替换策略，访问的主存地址依次为0,4,8,2,0,6,8,6,4,8时，命中Cache的次数是：A.1B.2C.3D.44.4辅助存储器一、磁记录原理

磁盘是用某些磁性材料薄薄地涂在金属铝表面作载磁体来存储信息。

二、硬磁盘存储器1.硬磁盘存储器的类型(1)固定磁头和移动磁头(2)可换盘和固定盘2.硬磁盘存储器结构磁盘控制器磁盘驱动器盘片主机(1)磁盘控制器接受主机发来的命令，转换成磁盘驱动器的控制命令实现主机和驱动器之间的数据格式转换，数据缓冲、串并，并串转换。控制磁盘驱动器读写通过总线对主机对硬盘（设备）磁盘控制器: