数电课件第二篇第4章(12-1)

集成电子技术基础教程2003~2004学年第1学期自动化(控制系)0101~0103班第二篇数字电路和系统第四章集成触发器和时序逻辑电路2.4.8用PLD器件设计时序逻辑电路在第三章时，已介绍过PLD器件，那时是用可编程的“与”阵列和“或”阵列实现各种组合逻辑电路。时序电路的核心器件为寄存器。当用PLD设计时序逻辑电路时，必须选用包含寄存器的PLD器件。在低密度PLD的基本结构中，寄存器主要设置在输出电路中，通常称包含寄存器的低密度PLD器件为时序型PLD器件。应用最广泛的低密度时序型PLD器件为GAL器件。一、通用阵列逻辑器件GALGAL16V8

器件电路图GAL16V8器件特点GAL器件和PAL器件一样也是由可编程的与阵列和固定的或阵列构成。每个输出端采用了可编程的逻辑宏单元OLMC(OutputLogicMicroCell)。GAL16V8器件的与阵列中有8个专用输入变量，8个反馈变量，共有64个与项构成。输出由8个OLMC单元构成，进入每个OLMC单元的乘积项为8个，相应的或阵列有8个，每个或阵列的规模为8个与项。1脚和11脚直接进入OLMC单元用于配置OLMC单元的结构OLMC单元的结构三态选择器输出选择器反馈选择器乘积选择器OLMC的工作模式有5种，在结构控制字中主要由可编程系数SYN（对OLMC单元12和单元19而言）、AC0、AC1（n）、AC1（m）和XOR（n）的状态决定。①专用输入方式结构：SYN=1，AC0=0，AC1=1输出三态门输出高阻态，I/O只能作为输入使用，作为送到相邻的输入信号。②专用组合型输出结构：SYN=1，AC0=0，AC1=0此时输出三态门为选通状态，电路为一个组合输出电路。XOR=0，输出为低电平有效；XOR=1，输出高电平有效。输出三态门由第一乘积项选通，输出信号同时反馈到“与”逻辑阵列的输入线上。③反馈组合型输出结构：SYN=1，AC0=1，AC1=1④寄存器输出结构：SYN=0，AC0=1，AC1=0异或门输出经过D触发器输出，其中反馈至“与”阵作为输入。⑤乘积项控制输出组合型结构：SYN=0，AC0=1，AC1=1GAL器件具有灵活的输出电路结构。在实际应用中，开发软件会根据用户的要求自动配置。因此，时序型的GAL器件也完全能代替组合型的PAL器件。此时异或门输出不经过触发器，而是直接送到输出端。二、用PLD器件实现时序逻辑电路【例2.4.6】试用GAL16V8设计一个具有同步清零、同步置数和保持功能的8421编码的十进制可逆计数器。解：待设计的8421BCD码十进制可逆计数器框图和功能表为：ABCDABCD11↑8421码减计数xxxx01↑8421码加计数xxxx10↑0000xxxx00↑Q0Q1Q2Q3ABCDS0S1CLK输出输入该计数器的ABEL语言如下：MODULE

ICCNT"定义模块CLKPIN；"管脚定义S1，S0，D3，D2，D1，D0PIN；Q3，Q2，Q1，Q0PIN

ISTYPE‘REG’；Q=[Q3，Q2，Q1，Q0]；"定义集合MODE=[S1，S0]"模式控制CLR=[0，0]；"同步清“0”UP=[0，1]；"8421十进制加法计数DOWN=[1，0]；"8421十进制减法计数LOAD=[1，1]；"同步置数D=[D3，D2，D1，D0]；"定义集合EQUATIONS"采用逻辑方程描述逻辑功能Q.CLK=CLK;QC=Q3&Q0;"进位输出QB=!Q3&!Q2&!Q1&!Q0;"借位输出WHEN（MODE=LOAD）THENQ:=D；"同步置数WHEN（MODE=CLR）THENQ:=0；"同步清零WHEN（MODE=UP）&(Q<9)THENQ:=Q+1;"同步十进加计数WHEN（MODE=UP）&(Q>=9)THENQ:=0；WHEN（MODE=DOWN）&(Q>0)THENQ:=Q-1;"同步十进减计数WHEN（MODE=DOWN）&(Q=0)THENQ:=9；TEST—VECTORS[CLK，MODE，D]->[QC,QB,Q];[.C.,CLK,.X.]->[0,1,0]"清零测试@REPEAT10{[.C.,UP,.X.]->[.X.,.X.,.X.];}"加计数[.C.,LOAD,8]->[0,0,8]"同步置数测试@REPEAT4{[.C.,DOWN,.X.]->[.X.,.X.,.X.];}"减计数测试END将该ABEL语言编译仿真后，其波形如图。【例2.4.7】用GAL16V8设计一个111序列脉冲检测器解：先定义序列脉冲检测器可能出现的状态：S0：初始状态，或CLK边沿时输入X为逻辑“0”；S1：在时钟边沿检测到输入X值为“1”；S2：在时钟边沿2次连续检测到输入X值为“1”；S3：在时钟边沿3次或以上检测到输入X值为“1”；111序列脉冲检测器状态转移图

111序列脉冲发生器的ABEL-HDL语言描述MODULESEQUENCE "定义模块名CLK PIN; "定义输入/输出信号X PIN;Y PIN;Q1,Q0NODEISTYPE'REG';

"定义中间信号Q=[Q1,Q0]; "定义集合S0=[0,0];S1=[0,1];S2=[1,0];S3=[1,1];

EQUATIONS

"方程描述Q.CLK=CLK; "触发器的点扩展Y=Q1&Q0; "MOORE型输出STATE_DIAGRAM

Q "逻辑功能的状态描述STATES0: IFXTHENS1ELSES0;STATES1: IFXTHENS2ELSES0;STATES2: IFXTHENS3ELSES0;STATES3: IFXTHENS3ELSES0;TEST_VECTORS([CLK,X]->Y)"测试逻辑功能 [.C.,0]->.X.;[.C.,1]->.X.;