清华大学数字逻辑课件第2章2讲课讲稿

清华大学数字逻辑课件第2章2译码器的功能分类1．用来表示输入变量状态全部组合的，称变量译码器 N位输入，2N输出。常见的集成化译码器有2-4、3-8、4-16

2．码制译码器：如8421码变换为循环码等3．显示译码器：控制数码管显示译码器的设计需求(设计步骤一）CPU外设0外设1外设2外设3D0~D31D0~D31D0~D31D0~D31D0~D31译码器A0A1A0A1CSCSCSCSY0Y1Y2Y3A0=0，A1=0时，外设0工作A0=1，A1=0时，外设1工作A0=0，A1=1时，外设2工作A0=1，A1=1时，外设3工作A0=0，A1=0时，Y0=0，Y1,Y2,Y3=1A0=1，A1=0时，Y1=0，Y0,Y2,Y3=1A0=0，A1=1时，Y2=0，Y0,Y1,Y3=1A0=1，A1=1时，Y3=0，Y0,Y1,Y2=1功能级设计要求：信号级设计要求：2-4译码器真值表和输出表达式

（设计步骤二）定义：2－4译码器是指2输入－4输出的变量译码器。2输入,4输出.对应输入的每一种组合，唯一只有一个输出为“0”.真值表111011110101101110011100

Y0Y1Y2Y3AB

输入输出只用与非门实现的输出表达式Y0Y1Y2Y3AB逻辑示意图输出表达式按照输出表达式画出逻辑图（步骤三）输出表达式ABY0Y1Y2Y3有没有什么问题？2-4检查可能出现的问题（步骤四）2输入－4输出译码器电路由输入缓冲部分和译码部分组成。输入缓冲部分使得对外负载只有一个，减轻前面电路的负担。ABY0Y1Y2Y3输入缓冲部分译码部分画逻辑图时注意几个问题要求：逻辑图要美观，可读性要好具体要注意：逻辑图中逻辑门(或逻辑器件)布局要合理，逻辑性强逻辑图中的连线布局合理，无连接交叉点要少相接连线的交叉点要画上连接符3-8译码器定义，逻辑示意图定义：3－8译码器是指3输入－8输出的变量译码器。Y0Y1Y2Y4AB3－8译码器逻辑示意图C为最高位，A为最低位Y3Y5Y6Y7C3-8译码器真值表和逻辑表达式只用与非门实现的输出表达式输出表达式真值表01111111000

Y0Y1Y2Y3Y4Y5Y6Y7ABC

输入输出

10111111100010110110111111110111111111011101

111111010111111111111000111110111ABY0Y1Y2Y3CY4Y5Y6Y7按照输出表达式画出3－8译码器的逻辑图功能表111001111010011011010011100011111XXY0Y1Y2Y3AB

设置使能端（Enable）当＝0，译码器使能当＝1，译码器禁止Y0Y1Y2Y3AB逻辑示意图有使能端的2-4译码器有使能端E的2-4译码器ABY0Y1Y2Y3译码器使能端E的作用在集成电路中增加控制使能(Enable)端E，是电路设计中常用的技术，使得集成电路更加灵活、可靠。一、灵活：用于扩展二、可靠：用于选通用作扩展（作用一）“0”“0”“0”“0”“1”“1”“1”“1”“1”“1”“1”用两片2-4译码器组成3-8译码器:高位输入C用作选片，A、B用于选中片内译码。C＝0选中片I，C＝1选中片II。

5片2－4译码器构成4－16译码器。第一层的一个译码器用作选片。E=0时，CD＝00时选中左边一片，译出Y0…Y3;依此类推。用作扩展（续）E用作扩展（续）

输入输出3-8译码器扩展为4-16译码器IIIY0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9

Y10

Y11

Y12

Y13

Y14

Y15

ABCABCABCD用作选通（作用二）

为什么需要选通？针对门电路的传输延迟造成的竞争、冒险问题提出的。二输入AND门（OR门）的输入为A和A时,A滞后于A，则Y会出现尖峰信号。

理想情况：Y＝AA＝1负向尖峰正向尖峰与非门上升沿有尖峰或非门下降沿有尖峰端用于选通（续）译码器中设置二级缓冲，目的是均衡负载，但是由于信号传输的延迟，会在输出端产生“0”重叠(Overlap)和尖峰信号(有些书中称为毛刺，英文词为：Spike,Glitch)。为消除尖峰和重叠，增加了E。ABY0Y1Y2Y3延迟产生尖峰若AB同时到来(无偏移Skew)。从功能表上分析，AB从“11”变到“00”时，输出应从Y3=0变成Y0=0，Y1Y2保持为“1”。但是，由于门的传输延迟，造成Y1,Y2上出现了尖峰，同时，Y3,Y0有一段时间同时为“0”，即零重叠。2(1级buffer+译码级延迟)3(2级buffer+译码级延迟)1(1级buffer延迟)延迟产生尖峰ABY0Y1Y2Y3延迟产生尖峰当AB从“11”变到“00”时，输出应从Y3=0变成Y0=0。假设AB不能同时到来，存在偏移(Skew)，导致尖峰信号更宽。

tspike加宽、两处出现零重叠toverlap=1级延迟tspike=tskew+1级延迟ABY0Y1Y2Y3tspike端覆盖输入的变化在AB变化期间，输出是不稳定的，可能会出现尖峰信号。加一个能覆盖输入变化的正脉冲(E＝1)，使得AB变化期间强制Y0-Y3=1，既可消除输出端的干扰。

抑制尖峰和零重叠的正信号应提前（或同时）于译码器的变量输入变化前到来，正信号撤除应滞后于变量输入的变化(至少滞后1级缓冲的延迟)。E也不能太宽，否则速度会慢。端功能使用来抑制零重叠和尖峰，译码器的输出波形变窄了.

使用E不使用E“0”有多个使能端的译码器件器件一、编号：74LS(HCT，HC）138：功能：3-8译码器（3个使能端）器件二、编号：74LS(HCT，HC）154功能4-16译码器（2个使能端）(前面介绍的器件型号为:74xx139双2-4译码器)E用作扩展（续）

具有多个使能端的3-8译码器扩展为4-16译码器输入IIIY0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9

Y10

Y11

Y12

Y13

Y14

Y15

ABCABCABCD“1”使能输出用3－8译码器分配地址区Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

ABCD0

D1

D2

D3

D4

D5

D6

D7

A0A1A2A3A432x8R0MD0

D1

D2

D3

D4

D5

D6

D7

A0A1A2A3A432x8R0MD0

D1

D2

D3

D4

D5

D6

D7

A0A1A2A3A432x8R0MD0

D1

D2

D3

D4

D5

D6

D7

A0A1A2A3A4A5A6A7CPUA0A1A2A3A4A0A1A2A3A4……A0A1A2A3A4使能A5A6A7地址总线数据总线第0片ROM第1片ROM第7片ROM用3－8译码器分配地址区（续）CPU的地址空间：A7~A0共有256个地址空间每个ROM有32个地址空间地址空间的对应关系如图：(0～31)(32～63)(64～95)(96～127)(128～159)(160～191)(192～223)(224～255)第0片ROM第1片ROM第2片ROM第3片ROM第4片ROM第5片ROM第6片ROM第7片ROM00000000~0001111100100000~0011111101000000~0101111101100000~0111111110000000~1001111110100000~1011111111000000~1101111111100000~1111111100000~1111100000~1111100000~1111100000~1111100000~1111100000~1111100000~1111100000~11111ROM地址空间CPU地址空间用译码器完成地址分配

地址线有10位，可以表示210＝1K个地址空间；地址线有20位，可以表示220＝1M个地址空间；地址线有30位，可以表示230＝1G个地址空间；32位地址可以表示4G地址；16M存储器需要24位地址。

1Mx8存储器的地址译码结构20位地址译码器00········0000········0100········1011········111Mx8bit译码器的其他应用2-4译码器用作数据分配器（Demultiplexer）A

BY0Y1Y2Y30/1000/11110/11010/1110/101110/110/1111110/1数据分配：将输入数据在地址控制下连接到多个输出通道。两位数据分配器多级译码当译码器的输入变量数N增大时，用单级译码器不能实现1．译码部分的每个与/与非门的输入端数会增多2．二级Buffer的每个Buffer的输出负载加重，为：缓冲门的负载数为2N－1。例如，当N＝12时，每个译码门有12个输入，每个缓冲门有2048个负载，这是不现实的。

采用多级译码技术可以减少负载。用在大容量存储器片内的译码结构。（多级译码不作重点要求）二级译码用两级2-4译码器实现4-16译码器(2X22表示2输入与非门4个，2X24表示2输入与非门16个)二级译码用两级4-16译码器实现8-256译码器ABCDEFGHY0

Y1

Y255

Y15

Y16

Y31

二—十进制译码器十进制的二进制编码（二进制编码的十进制数，也叫BCD编码BinaryCodeDecimaltoDecimal,BCD）1.不完全译码的BCD译码器2.完全译码的BCD译码器8-4-2-1码表示十进制数BADC00110110001101101

03

2

5476

X

X

X

X

9

8X

X

十进制数8421码00000100012001030011401005010160110701118100091001不完全译码的BCD译码器的功能表不完全译码的BCD译码器逻辑化简当ABCD＝0101~1111时，Y0~9均为任意值，Y0~9表达式为

BADC0011011000110110Y0=0X

X

X

X

X

X

Y1=0Y3=0Y2=0Y4=0Y5=0Y7=0Y6=0Y8=0Y9=0不完全译码的BCD译码器逻辑图完全译码的BCD译码器当输入ABCD出现0101~1111时，译码器输出Y0~9均为“1”，Y0~9表达式为

完全译码的BCD译码器显示译码器显示数字ABCDabcdefg000000000001110001001111201000010010311000000110400101001100510100100100601101100000711100001111800010000000910010001100显示译码器逻辑示意图及功能描述abceABdfgCDLTRBIBI/RBO功能描述ABCD为要显示的数据，A为最低位，D为最高位。LT为测试输入，RBI为灭零输入，BI/RBO为熄灭输入/灭零输出正常工作时，LT、RBI、BI/RBO均为“1”。BI/RBO＝”0”，所有的数码段都熄灭。LT=“0”，BI/RBO=“1”，测试状态，数码显示都为“8”，表示数码管正常。RBI=“0”，LT=“1”，BI/RBO=“1”时，当ABCD=“0000”，所有的数码段都熄灭。所以RBI=“0”只是灭零。十进制