专用集成电路教学课件第一章

专用集成电路设计基础

CompanyLogo《专用集成电路设计基础》课程介绍课时：32学时基本内容学时分配：一：概论(1个课时)二：集成电路工艺基础及版图设计(2个课时)三：CMOS集成电路器件基础(2个课时)四：数字集成电路设计基础(4个课时)五：模拟集成电路设计基础(2个课时)《专用集成电路设计基础》课程介绍六：硬件描述语言VHDL/VerilogHDL简介(2个课时)七：常用EDA工具简介(2个课时)八:复习要求：初步了解ASIC设计的全部过程及相关设计技术考核方法：笔试第一章概论什么是集成电路？

ASIC—ApplicationSpecificIntegrated

Circuit，意为专用集成电路，是面向特定用户或特定用途而专门设计的集成电路。

采用ASIC设计突出的优点1.某些复杂电路系统只能采用ASIC进行设计2.采用ASIC设计复杂电路系统具有极高的性价比3.能够减少开发时间,加快新产品的面世速度(Time-to-Market)4.提高系统的集成度,缩小印制板面积,降低系统的功耗5.提高了产品的可靠性,使产品易于生产和调试,降低了维护成本国外IC发展现状和趋势1.当前国际集成电路的加工水平为0.09微米（90纳米），我国目前的水平为0.18微米，与国外相差2~3代。2.目前国内外硅圆片加工直径多为8英寸和12英寸，16和18（450nm）英寸正在开发当中，预计18英寸硅片在2016年可望投入生产。3.集成电路扩展新的应用领域：微机电系统（MEMS）、微光机电系统、生物芯片、超导等。4.基础研究的主要内容是开发新原理器件，包括：共振隧穿器件（RTD）、单电子晶体管（SET）等。IC发展重点和关键技术1.亚100纳米可重构SoC创新开发平台与设计工具研究2.SoC设计平台与SIP（硅知识产权）重用技术3.新兴及热门集成电路产品开发，包括64位通用CPU以及相关产品群、网络通信产品开发等4.10纳米1012赫兹CMOS研究5.12英寸90/65纳米微型生产线6.高密度集成电路封装的工业化技术7.SoC关键测试技术研究8.直径450nm硅单晶及抛光片制备技术1.1集成电路的发展历程集成电路的出现：1947-1948年：公布了世界上第一支（点接触）晶体三极管—标志电子管时代向晶体管时代过渡。因此1956年美国贝尔实验室三人获诺贝尔奖。1947年圣诞节前两天的一个中午，贝尔实验室的沃尔特•布拉登和约翰•巴丁用几条金箔片、一片半导体材料和一个弯纸架制成一个小模型，可以传导、放大和开关电流。他们把这个发明称为“点接晶体管放大器”。WilliamShockley“晶体管之父”1929年—1989年1936年获MIT固体物理学博士学位被誉为“硅谷第一公民”，是其非凡的商业眼光成就了硅谷，也是其拙劣的企业才能造就了硅谷。在帕罗阿尔托市成立了晶体管实验室，该实验室成为大批后来在硅谷开设公司的工程师的培训班。1948年1月23日，威廉•肖克利提出了结型晶体管的想法。集成电路的出现1950年：成功制出结型晶体管1952年：英国皇家雷达研究所第一次提出“集成电路”的设想1958年：美国德克萨斯仪器公司制造出世界上第一块集成电路（双极型-1959年公布）实际上集成电路的发明人有两个：一个是仙童公司(Fairchild)的罗伯特•诺伊斯，一个是TI公司的杰克•基尔比。集成电路专利权之争使这两个公司的争吵贯穿了整个20世纪60年代，直到法院裁定两个人为共同发明人为止。1960年：制造成功MOS集成电路集成电路发展的特点：特征尺寸越来越小（0.10um）硅圆片尺寸越来越大（8inch~12inch）芯片集成度越来越大（>2000K）时钟速度越来越快（>500MHz）电源电压/单位功耗越来越低（1.0V）布线层数/I/0引脚越来越多（9层/>1200）GordonMoore生于1929年1954年美国加州理工学院获物理化学博士学位。和罗伯特•诺伊斯（RobertNoyce）、安迪•格鲁夫（AndyGrove）共同创办了Intel公司,并成为公司的“心脏”，领导公司成为CPU市场的霸主。最大的成就就是发现了IT业的第一定律——摩尔定律。Intel=Intelligence集成电路单片集成度和最小特征尺寸的发展曲线Intel公司CPU芯片集成度的发展Intel公司第一代CPU—4004Intel公司CPU—386TMIntel公司最新一代CPU—Pentium®41.2专用集成电路（ASIC）的设计要求对ASIC的主要设计要求为：设计周期短（Time-to-Market）设计正确率高（One-Time-Success）速度快低功耗、低电压可测性好，成品率高硅片面积小、特征尺寸小，价格低关于集成电路的“速度”

一般用芯片的最大延迟表示芯片的工作速度。速度计算公式：

Tpd=Tpdo+UL(Cw+Cg)/Ip式中：Tpdo—晶体管本征延迟时间

Ul—最大逻辑摆幅，即最大电源电压；

Cg—扇出栅极电容（负载电容）；

Cw—内连线电容；

Ip—晶体管峰值电流；

由上式可见，晶体管本征延迟越小，内连线电容和负载电容越小，电源电压越低、峰值电流越大，则芯片的延迟时间就越小，工作速度将有很大提高。关于集成电路的“功耗”——芯片的功耗与电压、电流大小有关，与器件类型、电路型式也关系密切。就MOS集成电路而言，有NMOS电路、MOS电路和CMOS电路之分。有比电路无比电路关于集成电路的“功耗”功耗：

静态功耗：是指电路处于某一固定状态时的功耗。

有比电路的静态功耗：PdQ=Ip

×UDD

无比电路的静态功耗：PdQ=0

动态功耗：是指电路在两种状态(“0”和“1”)转换时对电路电容充放电所消耗的功率。

无比电路的动态功耗：Pd=f(Cg+Cw+Co)U2L式中：co—晶体管的自电容（输出电容）f—信号频率UL—电压摆幅（UL=UDD）

由上可见，工作频率越高(或时钟频率越高)，各种电容越大，电源电压越高，功耗越大。关于集成电路的“功耗”速度功耗积——由于集成电路的功耗与其工作速度有着密切的关系，因此引入“速度功耗积”来表示速度与功耗的关系，用信号周期表示速度，则速度功耗积为：

1/f×Pd=(1/f)fCU2L=CU2L当电源电压，电路电容一定时，二者乘积为常数。若要速度高则功耗必然大。反之，功耗小则速度必然低。正所谓“鱼和熊掌不可兼得”。关于“价格”——性能价格比是集成电路的一项关键指标，如何降低集成电路的设计、生产与使用成本是非常重要的。集成芯片的成本计算公式为：

CT=设计成本/总产量+大圆片加工成本/(成品率×大圆片芯片数)=CD/N+Cp/(y×n)降低成本的措施：1、批量大，总产量大2、提高成品率3、提高每个大圆片上的芯片总数（尽量缩小芯片尺寸）三、集成电路的分类——集成电路有如下几种分类方法：按功能分类：数字集成电路模拟集成电路数、模混合集成电路按结构形式和材料分类：半导体集成电路膜集成电路（二次集成，分为薄膜和厚膜两类）按有源器件及工艺类型分类：双极集成电路（TTL,ECL,模拟IC）MOS集成电路（NMOS,PMOS,CMOS）BiMOS集成电路——双极与MOS混合集成电路一、全定制集成电路（Full-CustomDesign

Approach）定义：即在晶体管的层次上进行每个单元的性能、面积的优化设计，每个晶体管的布局/布线均由人工设计，并需要人工生成所有层次的掩膜（一般为13层掩膜版图）优点：•所设计电路的集成度最高•产品批量生产时单片IC价格最低•可以用于模拟集成电路的设计与生产缺点：•设计复杂度高/设计周期长•NRE费用高应用范围：•集成度极高且具有规则结构的IC（如各种类型的存储器芯片）•对性能价格比要求高且产量大的芯片（如CPU、通信IC等）•模拟IC/数模混合IC二、半定制集成电路（Semi-CustomDesign

Approach）定义：即设计者在厂家提供的半成品基础上继续完成最终的设计，只需要生成诸如金属布线层等几个特定层次的掩膜。根据采用不同的半成品类型，半定制集成电路包括门阵列、门海和标准单元等。半定制集成电路包括门阵列、门海、标准单元等。三、可编程逻辑器件（如FPGA、CPLD等）定义：这种集成电路使设计者不用到半导体加工厂，只需坐在实验室或家中计算机前就可以完成集成电路的设计，十分方便，而且可多次修改自己的设计，且不需要更换器件和硬件。四、专用集成电路的设计方法ASIC设计有别于板级电路设计的主要方面设计层次不同所使用的设计/调试手段不同产品的最终结构形式不同开发费用/风险不同成功ASIC设计所必备的条件

ASIC电路设计人员对所设计的电路与系统有充分的理解,并且具备扎实的电路理论功底和丰富的实践经验具有适当高效的EDA辅助设计软件并能够熟练应用有一整套完整可靠的设计方法和流程以确保设计中每一步骤的正确性电路设计人员与ASIC生产厂家紧密配合。ASIC的设计流程系统方案设计阶段需求分析——技术文档ASIC功能描述输入/输出信号定义及时序描述控制/状态寄存器描述确