数字电路逻辑设计课后答案

PAGE31《数字电路与逻辑设计》习题答案一、填空（51．625）10=（110011.101）2 =（33.A）16（110101.1011）2=（35.B）163．（1997）10=（0100110011001010）余3BCD=（0001100110010111）8421BCD4．（011010011000）8421BCD=（689）10（011010011000）余3BCD=（365）105．（BF.5）16=（10111111.0101）26．16；67．4位8．除2取余法，乘2取余法9．1×23＋0×22＋1×21＋1×20＋0×2－1＋1×2－210．2i，Ni11．奇校验码12．1，113．与、或、非14．逻辑式、真值表、逻辑图15．输出值“1”的对应最小项相加16．三进制及三进制以上进制的算术加，二进制算术加，逻辑加，模2加17．2n18．相邻码组之间只有一位不同19．n个相领项20．开通，延迟，上升，tON＝td＋tr21．关闭，存储，下降，tOFF＝ts＋tf22．从负载流（灌）入反相器（或与非门），低23．从反相器（或与非门）流（拉）到负载，高24．与非门允许多大的噪声电压叠加到输入信号的高、低电平上，而不致破坏其正常逻辑状态，抗干扰能力越强25．最多可以带动10个同类型门电路。26．tPHL，tPLH，（tPHL＋tPLH）/227．短接，短接F1•F2，线与28．“0”，“1”，“高阻”29．PMOS，NMOS，CMOS反相器，PMOS，NMOS，CMOS传输门30．VD＋0.7V，－0.7V，极小，激增31．数字，模拟32．电路功耗低、抗干扰能力强、集成度高等33．VNL=ViL(max)－VoL(max)34．电路任一时刻的输出仅取决于该时刻的输入状态，而与电路前一时刻的状态无关35．只包含门电路（无存储元件）≥136≥137．确定它的逻辑功能，并加以改进38．两数的本位加，不带低位的进位加，带进位加39．16个，低电平“0”，高电平“1”40．它们都有两个稳态，可以触发翻转，故具有记忆能力41．特性表、特性方程、波形图42．D、T'、T、RS、JK43．可以用CP控制其翻转时刻，同步触发器、主从触发器、边沿触发器，电平触发、主从触发、边沿触发44．主从、边沿触发器可以克服空翻，而同步触发器不能克服空翻45．两门之间因交叉耦合而产生的自锁作用46．RS＝0，R、S不能同时为“1”47．0，148．可控制的计数，计数翻转，保持原状态49．下降，上升，150．边沿触发方式51．同步时序电路，异步时序电路52．触发器53．统计计数脉冲个数54．Qi－1Qi－2‥‥‥Q1Q0，Qn－1Qn－2‥‥‥Q1Q055．暂存，平移56．串/并转换57．16μS58．波形变换、整形、脉冲鉴幅二、选择题:1.AD2.BCD3.AB4.D5.C6.ABD7.D.8.C9.B10.D11.B 12.A.13.B14.AB三、化简下列各题用代数法化简下列函数为最简与或表达式F＝B＋B＋AC＝B（＋）＋AC＝B＋AC＝B＋ACF＝＋CD＋D＋C＝（＋D）＋（CD＋C）＝＋C＝1F＝AB＋AB＋C＋AC＝AB＋C＋AC＝AB＋CF＝A＋＋＝A＋BCD＋AD＋B＝A＋B将下列函数式化为最小项表达式F＝AB＋BC＋AC＝AB（C＋）＋（A＋）BC＋A（B＋）C＝ABC＋AB＋BC＋ACF＝＝AB＋BC＝AB（C＋）＋（A＋）BC＝ABC＋AB＋BC用代数法证明下列等式左式＝（A＋B）＋（CD＋C）＋＝A＋B＋D＋＋＝A＋B＋D＋＋＝1A⊕0＝A·＋·1＝AA⊕1＝A·＋·1＝A⊕＝A·＋·＝A＋＝1直接写出下列各函数的对偶式F'，并用反演规则写出其反演式F'＝（A＋）（B＋）（C＋D）＝（＋B）（＋C）（＋A）F'＝A·＝·用对偶规划求下列各式的对偶等式左式的对偶式为（A＋B）（＋C）（B＋C＋D）右式的对偶式为（A＋B）（＋C）∴其对偶等式为：（A＋B）（＋C）（B＋C＋D）＝（A＋B）（＋C）（根据对偶规则两式相等，则其对偶式也相等）左式的F'1＝右式的F'2＝＋＋其对偶等式为：＝＋＋试写出下列卡诺图的最小项表达式，并用卡诺图法求其最简与或式（1）最小项表达式F（A、B、C）＝或F＝＋C＋BC＋A＋AC最简与或式F＝C＋（2）最小项表达式F（A、B、C、D）＝或F＝＋C＋B＋BC＋A＋AC；最简与或式F＝＋用卡诺图法化简下列函数为最简与或式（1）F＝C＋AD＋（B＋C）＋A＋＝A＋C＋（2）F＝＝A＋C＋＋CD9． （1）错 (2) 错 (3) 对10． 11．控制信号输出变量BCY0Y1Y2Y30001A0A1A2A3101111110000当控制信号BC=00时，输出是输入变量的反码。当控制信号BC=01时，输出是输入变量的原码。当控制信号BC=10时，输出为全“1”当控制信号BC=11时，输出为全“0”电路是一个原码/反码和0/1码的转换器。12． 设A、B、C三个逻辑变量代表三位裁判，A为裁判长，逻辑“1”表示按下按键，逻辑“0”表示未按按键；Y=1表示举重成功（灯亮、或铃响），Y=0表示举重失败（灯不亮、或铃不响）。逻辑真值表.输入输出ABCY00000101001110010111011100000111逻辑函数表达式Y=AB+AC逻辑图13．解：根据已知条件，需满足：解得四、分析下列各题按下图所示求出F的逻辑式，并将其化简成最简与或式。解：按图求得：F=BCD·B·D+D 化简得：F=BCD+B+D+D =CD+B+D =C+B+D分析如下电路，写出F的最简与或式（用卡诺图化简F）。解：F=∑（2，4，6，7）卡诺图化简如下： F＝BC＋AC＋ABCMOS线路图如图所示，写出F的逻辑式，说明它是何种门电路。解：F＝＝功能：为或非门电路如图所示，试对应于A、B、C端的波形画出该电路的输出波形。解：下图中片0－4均为译码器，指出当输入代码为A4A3A2A1A0=10101时，片0-3中的哪一片工作？该片中的哪一条输出线有效？解：∵A4A3＝10＝（A1A0）片4∴（Y2）片4有效，从而使片2工作。又因：A2A1A0＝101＝（A2A1A0）片2，所以片2的输出线Y5有效。分析如下逻辑图，求出Y1、Y2的逻辑式，列出真值表，指出逻辑功能。解：ABY1Y20000011010101101功能：半加器Y1＝A⊕BY2＝A·B分析用四选一数据选择器构成的电路，写出Y的最简与或式。解：Y＝I0＋BI1＋AI2＋ABI3 ＝＋BC＋A＋ABC 用卡诺图化简 Y＝C＋＋BC 或Y＝＋BC＋分析如下电路，写出逻辑式，列出真值表，指出逻辑功能。解：F1（A、B、C）=Σ（1、2、4、7）F2（A、B、C）=Σ（3、5、6、7）ABCF1F20000000110010100110110010101011100111111 由真值表看出，它是全加器，F1为本位和，F2为向高位的进位。五、分析下列电路试用一个四选一数据选择器设计实现下述逻辑功能的组合电路。解：设计电路如下：用8选1数据选择器实现逻辑函数F=（2，4，5，7）。解：实现电路如下：用3-8线译码器实现逻辑函数F=A＋AC＋B。解：F=A＋AC＋B＝直接画图得：试用下图所示的4选1数据选择器设计一组合电路。从电路的输入端（A、B、C、D）输入余3BCD码，输出为F。当输入十进制数码0、2、4、5、7的对应余3BCD码时，F=1；输入其它余3BCD码时，F=0。（输入端允许用反变量）解：依题意列真值表：ABCDF0000000100100011010001010110011110001001101010111100110111101111ффф1010110100ффф（2）画卡诺图ABCDABCD000111100100110111111φφφφφφAB000111110111111φφφφφφF＝＋D5.6．取片（1）和片（2）的S1作为第四个代码输入端A3，片（1）和片（2）的3个代码输入端A2，A1，A0接在一起作为4线—16线译码器的3个代码输入端A2，A1，A0。同时使两片的==0，如图所示。7．8．六、试画出下列各题波形试画出如下逻辑电路的P端输出波形，要求对应CP输入时钟和A输入波形画出输出波形P。已知维持阻塞D触发器的初始状态为“1”（忽略触发器的传输延迟时间）。解：由主从JK触发器组成的逻辑电路如下图所示，试对应CP波形画出Q的波形。（设触发器的初始态为“0”，且画图时忽略触发器的延迟时间）。解：逻辑电路及CP、A的电压波形如下图所示，试画出Q的波形。（设触发器的初始态为“1”，且不考虑器件的传输延迟时间）。解：七、分析下列时序电路用主从JK触发器画出两级串入—串/并出单向移存器（可加用门电路）。并对应于CP和DO画出Q1、Q0的波形。（设Q1、Q0的初态为“0”）。解：；逻辑图由T1161组成的时序逻辑电路如下图所示，请对应CK波形画出输出Q0Q1Q2Q3的波形。解：用T4195连接成的电路如图所示，试分析该电路，列出状态表，指出其功能、F端的脉码序列及其循环周期。解：QCQBQADA＝J＝K＝QC⊕QB001001011011011111101100100100100000电路为三位m序列发生器，由F端产生的m序列是00101110010111······。循环周期P＝23－1＝7用T4195连接成的电路如下图所示，试分析该电路，列出状态表，画出完整状态图，并指出其逻辑功能。解：Q2Q1Q0DO＝0001001001001001001001101100100110100100111011001001功能：三位环形计数器，可自启动。用T4195中规模移存器设计一个4进制环形计数器。（初态为0001）。解：用T1161设计一个进位预置型十三进制计数器。解：①N＝13，24－13＝3＝（0011）2＝DCBA②使＝③画图由以上状态图看出原设计可以满足十三进制要求，且可自启动。试用T1161中规模计数器设计一个进位预置型10进制计数器。解：设计电路如下：用T4195中规模移存器设计一个8进制扭环形计数器。（初态为0000）。解：设计电路如下：9．解：状态方程：Q=[CP↓]Q=[CP↓] CP=QQ=[CP↓] CP=QQ=QQ[CP↓]